UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA
ELÉCTRICA Y ELECTRÓNICA

PRÁCTICA N.º1

LAYOUT DE TRANSISTORES MOS

Curso: Micro/Nano sistemas electrónicos - Laboratorio

Profesor: Ruben Virgilio Alarcon Matutti

Sección: L12

Nombre: De la Cruz Borda Luis Enrique

LIMA-PERÚ
2024
 CURSO: LABORATORIO DE MICRO/NANO SISTEMAS ELECTRÓNICOS
LABORATORIO No 1 (CICLO 2022-2)
“LAYOUT DE TRANSISTORES MOS”
INFORME:
En el programa microwind hacer el “layout” manual (diseño físico), elija tal que las
dimensiones estén en el siguiente intervalo para el transistor MOS tipo N y el transistor
MOS tipo P:
L(longitud del transistor) = [2 micras hasta 4 micras]
W(ancho del transistor) = [5 micras hasta 7 micras]
Use la tecnología de 0.25 micras en el microwind.
Responda en detalle lo siguiente:
A) TRANSISTOR N-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación. Interprete
el layout realizado por Ud.
Un MOSFET: es un dispositivo de tres terminales conocidos como: compuerta,
drenador y surtidor. Un nivel de tensión aplicado a la compuerta controla el flujo de
electrones desde el surtidor hasta el drenador. Un MOSFET de canal n se da cuando las
regiones de dopado para el surtidor y el drenador son regiones 'n+' y el sustrato es una
región de tipo 'p'. Se enciende cuando aplicas un voltaje positivo en el terminal de la
compuerta. El voltaje será mayor que el suministro de tensión positivo en el terminal
drenador, mientras que la resistencia entre el extremo positivo y el drenador limitará la
corriente. La puerta G se encuentra sobre una capa aislante muy fina de dióxido de
silicio 𝑆𝑖𝑂2.

Modelo de shichman-Hodges (LEVEL= 1): Es el modelo más sencillo (Similar al

usado en los problemas sobre el papel), que describe al transistor mediante una zona
cuadrática y otra con saturación. Solo es válido para transistores de gran tamaño.
Identificamos los terminales del transistor n-mos (drain, source, gate, bulk) en nuestro
layout del transistor.

 Drain (drenador): Zona verde que se

encuentra a la izquierda.
 Source (fuente): Zona verde que se
encuentra a la derecha.
 Gate (puerta): Zona roja que se
encuentra al medio.
 Bulk (sustrato): Es el fondo de la
pantalla que lo rodea.

Ecuaciones del transistor en las zonas de

corte, lineal, saturación: Zona de corte:

 VGS  VTO
 VDS  0

ID  0

Zona lineal u óhmica:

 VGS  VTO
 0  VDS  VGS
VTO V 
  
KW
  2
ID VTO VDS
DS
) 
(VGS
L  2 
Zona de saturación:

 VGS  VTO

 VDS  VGS VTO

KW
I 

2
V
V
D GS TO
2L
Interpretamos el layout realizado:
Para diseñar el layout en MICROWIND tuvimos que usar los siguientes materiales:

 Polycilicium: Este material es el 𝑆𝑖𝑂2 que se usa para construir

las compuertas de los dispositivos MOS. También se utiliza
para construir resistencias y capacitancias.
 N+Diffusion: Es una región tipo N dopada con impurezas que
permiten la aparición de electrones sin huecos asociados a los
mismos semiconductores, que constituye el drenador y fuente
del MOSFET tipo N.
 Bulk (sustrato): El fondo de pantalla de MICROWIND que es
de color blanco representa el sustrato del transistor.

Y los parámetros que usaremos serán;

L(longitud del transistor) = 0.19U W(ancho del transistor) = 0.9U
2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los parámetros de dimensiones del layout.
Parámetros de Drain de la simulación del transistor:
Parámetros de Gate de la simulación del transistor:

Parámetros de Source de la simulación del transistor:

Características estáticas:

Comportamiento dinámico:
De la figura se puede observar que en el transistor n-MOS cuando el drenador tiene un
valor de 1 existe una degradación. Y cuando el drenador toma un valor de 0 transmite
de forma correcta el cero lógico.
Vista de corte:

Vista 3D:

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, mediante líneas punteadas: identifique y verifique las dimensiones W
y L de transistor, y muestre en el layout la ubicación de las capacidades parasitas y su
valor.
*CIRCUIT C:\Users\josep\Downloads\1485.MSK %Ubicación del archivo MSK
* IC Technology: unknown technology % Tecnología empleada por el microwind2
*VDD 1 0 DC 5.00 %Voltaje Vdd entre los nodos 1 y 0 (tierra) que tiene un valor de 2.5
voltios
*VvDrain 2 0 PULSE(0.00 5.00 2.00N 0.10N 0.10N 2.00N 4.20N) %El voltaje se encuentra
entre el nodo 3 y tierra, Valor inicial=0V y Valor final=2.5V;Latencia inicial del
pulso=2ns;Tiempo de subida=0.05ns;Tiempo de bajada=0.05ns;Ancho del pulso=2ns;Periodo
del pulso=4.1ns
*VvGate 4 0 PULSE(0.00 5.00 1.00N 0.10N 0.10N 1.00N 2.20N) %Señal cuadrada Voltaje
se encuentra entre el nodo 4 y tierra, Valor inicial=0V y Valor final=2.5V;Latencia inicial del
pulso=1ns;Tiempo de subida=0.05ns;Tiempo de bajada=0.05ns;Ancho del pulso=1ns;Periodo
del pulso=2.1ns.

* List of nodes
* "Vsource" corresponds to n°2 % el “Vsource” corresponde al nodo 2
* "Vdrain" corresponds to n°3 % el “Vdrain” corresponde al nodo 3
* "Vgate" corresponds to n°4 % el “Vgate” corresponde al nodo 4 *
* MOS devices
*MN1 3 4 2 0 TN W= 2.00U L= 1.00U %Valor del W que es el ancho y el L es el largo
del canal

*C2 2 0 17.700fF % Capacitancia parásita entre Vsource y GND(Tierra).

*C3 3 0 17.700fF % Capacitancia parásita entre Vdrain y GND(Tierra).
*C4 4 0 0.848fF % Capacitancia parásita entre Vgate y GND(Tierra).

* n-MOS Model 3 : % Modelo de nuestro Transistor n-MOS

.MODEL TN NMOS LEVEL=3 VTO=0.70 KP=40.000E-6 VTO es el voltaje umbral y

BETSQ es factor de ganancia del transistor cuadrado infinito a la temperatura de referencia
+LD =0.000U THETA=0.350 GAMMA=0.350 %corriente de temperatura y de fugas
+PHI=0.680 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p %Valores para capacidades parasitas
*
* p-MOS Model 3:

*.MODEL TP PMOS LEVEL=3 VTO=-0.70 KP=20.000E-6 % Modelo de nuestro

Transistor
+LD =0.000U THETA=0.350 GAMMA=0.350 %corriente de temperatura y de fugas
+PHI=0.680 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p %Valores para capacidades parasitas

* Transient analysis

.TEMP 27.0 %temperatura de 27 grados

.TRAN 1.00PS 10.00N
.PROBE
.EN
 4) Proponga un procedimiento, teórico y mediante simulación, para hallar la “resistencia
de conducción” del transistor (revise y defina esta resistencia).
 Considere el modelo de shichman hodges y asuma los parámetros típicos de
acuerdo con su layout.
 Compare los valores de resistencia obtenidos (teórico y por simulación) e
interprete la causa de la posible diferencia.

Hallamos el valor de

Ahora hallamos el valor de

RDS :

B) TRANSISTOR P-MOS
Igual que en la parte A, resuelva lo pedido en los puntos 1,2,3,4. En base al layout del
transistor p-mos realizado por Ud.
1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación. Interprete
el layout realizado por Ud.
Un transistor MOS de canal p (pMOS) es un dispositivo con una construcción y
comportamiento duales a las del transistor nlMOS.
Eléctricamente, un transistor pMOS es un dispositivo de 4 terminales que también
permite controlar por voltaje la intensidad que circula por el canal.
 Sustrato: típicamente no se tiene en cuenta porque suele estar conectado a PWR.
 Puerta: es un terminal de control que regula la intensidad que circula por el canal.
 Fuente y drenador: son los terminales origen y destino de los portadores de carga
(huecos), físicamente son equivalentes, su nombre depende del sentido de la
intensidad.
Identificamos los terminales del transistor n-mos (drain, source, gate, bulk) en nuestro
layout del transistor.

 Drain (drenador): Zona verde que

se encuentra a la izquierda.
 Source (fuente): Zona verde que
se encuentra a la derecha.
 Gate (puerta): Zona roja que se
encuentra al medio.
 Bulk (sustrato): Es el recuadro
amarillo que lo rodea.

Ecuaciones del transistor en las zonas de corte, lineal, saturación:

Zona de corte:

 VGS  VTO
 VDS  0

ID  0
Zona lineal u óhmica:

 VGS  VTO
 0  VDS  VGS
VTO
 V 2

KW 
ID   (VGS VTO ) VDS  DS 
L  2 

Zona de saturación:

 VGS  VTO

 VDS  VGS
VTO KW

2
 V
V
I
D GS TO
2L
Interpretar el layout realizado:
Para diseñar el layout en MICROWIND tuvimos que usar los siguientes materiales:

 Polycilicium: Este material es el 𝑆𝑖𝑂2 que se usa para

construir las compuertas de los dispositivos MOS. También se
utiliza para construir resistencias y capacitancias.
 P+Diffusion: Es una región tipo P dopada con impurezas, que
constituye el drenador y fuente del MOSFET tipo p, y la zona
de sustrato del MOSFET tipo n.
 Bulk (sustrato): El fondo de pantalla de MICROWIND que es
de color amarillo representa el sustrato del transistor.
 N Well: Es un pozo tipo n sobre cual se construye el
MOSFET tipo p.
 Contact N+ diff/Metal 1

Y los parámetros que usaremos serán;

L(longitud del transistor) = 2.00U W(ancho del transistor) = 6.13U
Layout del transistor p-MOS
2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los parámetros de dimensiones del layout.

Parámetros de Gate de la simulación del transistor:

Parámetros de Drain de la simulación del transistor:

Parámetros de Source de la simulación del transistor:

Características estáticas:
Versión Spice 1

Comportamiento dinámico:
 De la figura se puede observar que en el transistor p-MOS cuando el drenador tiene un
valor de 0 logico existe una degradación. Y cuando el drenador toma un valor de 1
transmite de forma correcta el 1 lógico.
Vista de corte:

Vista 3D:

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, mediante líneas punteadas: identifique y verifique las dimensiones W
y L de transistor, y muestre en el layout la ubicación de las capacidades parasitas y su
valor.

CIRCUIT C:\Users\josep\Downloads\145P.MSK %Ubicación del archivo MSK

* IC Technology: unknown technology % Tecnología empleada por el microwind2

VDD 1 0 DC 5.00 % Voltaje Vdd entre los nodos 1 y 0 (tierra) que tiene un valor de 2.5
voltios
VvDrain 3 0 PULSE(0.00 5.00 2.05N 0.05N 0.05N 2.05N 4.20N) % Voltaje Vdd entre los
nodos 1 y 0 (tierra) que tiene un valor de 2.5
voltios
VvGate 5 0 PULSE(0.00 5.00 1.00N 0.05N 0.05N 1.00N 2.10N) %El voltaje se encuentra
entre el nodo 4 y tierra, Valor inicial=0V y Valor final=2.5V;Latencia inicial del
pulso=2ns;Tiempo de subida=0.05ns;Tiempo de bajada=0.05ns;Ancho del pulso=2ns;Periodo
del pulso=4.1ns.
*
*List of nodes % Lista de nodos
* "Vsource" corresponds to n°3 %El Vsource pertenece al nodo 3
* "Vdrain" corresponds to n°4 % El Vdrain pertenece al nodo 4
* "Vgate" corresponds to n°5 % El Vgate pertenece al nodo 5 *
* MOS devices
MP1 4 5 3 2 TP W= 2.00U L= 1.00U % Valor del W que es el ancho y el L es el largo del
canal
*
C2 2 0 44.800fF
C3 3 0 17.700fF % Capacitancia parásita entre Vsource y GND(Tierra
C4 4 0 17.700fF % Capacitancia parásita entre Vdrain y GND(Tierra)
C5 5 0 0.848fF % Capacitancia parásita entre Vgate y GND(Tierra)
*
* n-MOS Model 3 : % Modelo de nuestro Transistor n-MOS
*
.MODEL TN NMOS LEVEL=3 VTO=0.70 KP=40.000E-6 VTO es el voltaje umbral y
BETSQ es factor de ganancia del transistor cuadrado infinito a la temperatura de referencia
+LD =0.000U THETA=0.350 GAMMA=0.350 %corriente de temperatura y de fugas
+PHI=0.680 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p %Valores para capacidades parasitas
*
* p-MOS Model 3:

*.MODEL TP PMOS LEVEL=3 VTO=-0.70 KP=20.000E-6 % Modelo de nuestro

Transistor
+LD =0.000U THETA=0.350 GAMMA=0.350 %corriente de temperatura y de fugas
+PHI=0.680 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p %Valores para capacidades parasitas
*
* Transient analysis
*
.TEMP 27.0 %temperatura de 27°C
.TRAN 10.00PS 10.00N
.PROBE
.END
Ubicación de las capacidades parasitas:

4) Proponga un procedimiento, teórico y mediante simulación, para hallar la “resistencia

de conducción” del transistor (revise y defina esta resistencia).
 Considere el modelo de shichman hodges y asuma los parámetros típicos de
acuerdo con su layout.
 Compare los valores de resistencia obtenidos (teórico y por simulación) e
interprete la causa de la posible diferencia.

Hallamos el valor de
IDS :

Ahora hallamos el valor

de