UNIVERSIDAD NACIONAL DE INGENIERÍA

FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

EE693M SISTEMAS MICROELECTRÓNICOS INTEGRADOS

Laboratorio N°1:
“LAYOUT DE TRANSISTORES MOS”
Estudiante:
Yaurivilca Palacios, Elias – 20191294I
Docente:
Alarcón Mattuti, Rubén Virgilio
Lima – Perú

Septiembre, 2023
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

CURSO: LABORATORIO DE SISTEMAS MICROELECTRÓNICOS INTEGRADOS

LABORATORIO Nº 1 (CICLO 2023-2)

“LAYOUT DE TRANSISTORES MOS”

INFORME:
L= [11 micras hasta 12 micras], W= [16 micras hasta 17 micras]
Para el transistor MOS tipo N y el transistor MOS tipo P. Responda en detalle lo
siguiente:

A) TRANSISTOR N-MOS

1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique el tipo
de transistor, los terminales del transistor n-mos (drain, source, gate, bulk)en
su layout del transistor, muestre las ecuaciones del transistor en las zonas de
corte, lineal, saturación. Interprete el layout realizado por Ud.
Transistor N-MOS:
Modelo teórico de spice Shichman Hodges (nivel 1):
Según el modelo de Shicman Hodges (nivel 1) se logra representar de una
forma básica e intuitiva la naturaleza y estructura de un transistor MOSFET.
Para un transistor tipo N (electrones en conducción) el dopaje del sustrato es
tipo P. Se tiene la siguiente estructura física y de polarización de un transistor
N-MOS:

Figura 1: Estructura MOSFET de canal N

Figura 2: Símbolos del MOSFET de canal N

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 Cuando se aplica un voltaje positivo a la puerta(Gate) de un MOSFET tipo N,
se crea un campo eléctrico debajo de la capa de óxido que actúa perpendicular
a la superficie del semiconductor. Este campo atrae electrones a la superficie
debajo de la capa de óxido, empujando los agujeros hacia el sustrato.
Si el campo eléctrico es muy fuerte, se creará una región muy rica en
electrones en dicha superficie, llamada canal N, que permitirá que la corriente
pase de la fuente al drenaje; cuanto mayor sea el voltaje de la puerta, mayor
será el campo eléctrico y, por tanto, mayor será la carga en el canal. Una vez
creado el canal, la corriente se genera aplicando un voltaje positivo al drenaje
en comparación con el voltaje de la fuente.
Ecuaciones del transistor N-MOS:

Figura 3: Familia de curvas del transistor MOS de canal N

-Región de corte:
𝑉𝐺𝑆 ≤ 𝑉𝑇 ; 𝑉𝐷𝑆 > 0 → 𝐼𝐷 = 0
-Región lineal u óhmica:
2
𝐾𝑊 𝑉𝐷𝑆
𝑉𝐺𝑆 > 𝑉𝑇 ; 0 < 𝑉𝐷𝑆 ≤ 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )𝑉𝐷𝑆 − ]
𝐿 2
-Región de saturación:
𝐾𝑊
𝑉𝐺𝑆 > 𝑉𝑇 ; 𝑉𝐷𝑆 > 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = (𝑉 − |𝑉𝑇 |)2
2𝐿 𝐺𝑆
Interpretacion del LAYOUT del NMOS:

Figura 4: LAYOUT de un transistor MOS de canal N en Microwind2

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 Para realizar el layout de un NMOS en el Microwind2 debemos utilizar:
-una capa de difusión tipo N: es una zona dopada con alta concentración de
electrones que funcionara como Drenador (Drain) y Fuente (Source).
-una capa de polisilicio: que funcionara como Puerta (Gate).
-substrato: en este programa se representa por el fondo de pantalla y este
polarizado a tierra.
2) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los valores y muestre en su layout con
líneas punteadas los parámetros de dimensiones del layout L y W. Elegir la
frecuencia adecuada para la simulación.
Valores de Vgate y Vdrain para la simulacion:

Características estáticas:

Figura 5: Id vs. Vd

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 Figura 6: Id vs. Vg

Figura 7: log(id) vs. Vg

Figura 8: gds vs. Vd

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 Comportamiento dinámico:

Figura 9: Gráfica de Vdrain, Vgate y Vsource

Se puede observar que el “1” (en nuestro caso 2.5V) se degrada y el “0” no,
lo cual es acorde a la definición del NMOS.
Vista de corte:

Figura 10: Vista de corte

Vista 3D:

Figura 11: Vista 3D

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 Dimensiones:
L = 18*0.625 = 11.25 u
W = 26*0.625 = 16.25 u

Figura 12: Dimensiones del LAYOUT

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

línea de la descripción, identifique los valores y verifique las dimensiones L
y W de transistor, muestre en el layout con líneas punteadas la ubicación de
las capacidades parasitas y su valor.
Descripción del archivo *.cir (spice)

Figura 13: archivo spice del LAYOUT del NMOS

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 CIRCUIT C:\Users\PC\Downloads\MOS canal N.MSK //ubicación del archivo
*
* IC Technology: ST 0.25µm - 6 Metal //tecnología de 0.25um y 6 capas de metal
*
VDD 1 0 DC 2.50 //Voltaje VDD esta ubicado entre los nodos 1 y 0 y tiene un
valor de 2.5 V
VVdrain 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) //Voltaje del
drenador esta ubicado entre los nodos 3 y 0 con un nivel bajo=0V, nivel
alto=2.5V, tiempo en alto=2ns, tiempo de subida=0.05ns, tiempo de
bajada=0.05ns, tiempo en bajo=2ns y un periodo=4.10ns
VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 0.50N 1.60N) //Voltaje del gate
esta ubicado entre los nodos 4 y 0 con un nivel bajo=0V, nivel alto=2.5V,
tiempo en alto=1ns, tiempo de subida=0.05ns, tiempo de bajada=0.05ns,
tiempo en bajo=0.5ns y un periodo=1.60ns
*
* List of nodes //Lista de nodos
* "Vsource" corresponds to n°2 //Vsource correponde al nodo 2
* "Vdrain" corresponds to n°3 //Vdrain correponde al nodo 3
* "Vgate" corresponds to n°4 //Vgate correponde al nodo 4
*
* MOS devices
MN1 3 4 2 0 TN W=16.38U L=11.50U //transistor MOS de canal N conectado a
los nodos 3(drenador), 4(puerta), 2(fuente) y 0(tierra); también se aprecia el
ancho del canal (W=16.38 u) y el largo del canal (L=11.5 u)
*
C2 2 0 28.353fF//capacidad parasita entre el nodo 2 y 0 con un valor de 28.353fF
C3 3 0 28.353fF//capacidad parasita entre el nodo 3 y 0 con un valor de 28.353fF
C4 4 0 21.850fF//capacidad parasita entre el nodo 4 y 0 con un valor de 21.850fF
*
* n-MOS Model 1 : //NMOS modelo de Shichman Hodges (nivel 1)
*
.MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6 //VTO es el voltaje
umbral y KP es el parámetro de transconductancia del transistor
+GAMMA=0.400 PHI=0.200 //gamma es la capacidad de transconductancia y phi
*
* p-MOS Model 1: //PMOS modelo de Shichman Hodges (nivel 1)
*
.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
+GAMMA=0.400 PHI=0.200
*

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 * Transient análisis //Análisis transitorio
*
.TEMP 27.0 //temperatura de simulación
.TRAN 0.80PS 10.00N //Se establece un análisis transitorio con una duración de
0.80 picosegundos y un tiempo de finalización de 10 nanosegundos.
.PROBE //Se registra y muestra los resultados de la simulación.
.END //fin del archivo
Capacidades parasitas en el LAYOUT:

Figura 14: Capacidades parasitas en el LAYOUT del NMOS

4) Proponga un procedimiento, teórico y mediante simulación, para hallar la

“resistencia de encendido” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges y asuma los parámetros típicos
de acuerdo a su layout.
- En la curva de característica estática, para el cálculo mediante simulación,
considere el punto de inflexión de la zona lineal y la zona de saturación.
- Compare los valores de resistencia obtenidos (teórico y mediante
simulación) e interprete la causa de la posible diferencia.
Resistencia de encendido-teórico:
En la región lineal u óhmica tenemos:
𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊 𝑉
[(𝑉𝐺𝑆 − 𝑉𝑇 ) − 𝐷𝑆 ]
𝐿 2
En la región de saturación tenemos:

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 𝑉𝐷𝑆 𝑉𝐷𝑆
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
( )2
2𝐿 𝑉𝐺𝑆 − |𝑉𝑇 |
Usaremos la ecuación de la región de saturación para hallar el 𝑅𝐷 .
Usaremos los datos que nos proporciona el archivo. Cir (SPICE):
𝑉𝑇 = 0.45 𝑉
𝐾𝑃 = 300 𝑢
𝑊 = 16.38 𝑢
𝐿 = 11.50 𝑢
Reemplazando:
2.5
𝑅𝐷 =
(300𝑢)(16.38𝑢)
(2.5 − 0.45)2
2(11.50𝑢)
𝑅𝐷 = 2784 Ω
Resistencia de encendido-simulado:

Figura 15: Resistencia de encendido mediante la gráfica Id vs. Vd

Aproximadamente:
𝑉𝐷𝑆 0.95
𝑅𝐷 = = = 2567 Ω
𝐼𝐷 370𝑢

Teórico Simulación
2784 Ω 2567 Ω

Observamos que hay una diferencia 8.45 % entre el valor teórico y el

simulado, esto puede ser debido a que tomamos aproximaciones en la gráfica
de Id vs. Vd(a mano alzada) y también por las capacidades parasitas del
NMOS.

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Escuela
Profesional de Ingeniería Electrónica

B) TRANSISTOR P-MOS

Igual que en la parte A, resuelva lo pedido en los puntos 1,2,3,4, en base al

layout del transistor p-mos realizado por Ud.

1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique el tipo
de transistor, los terminales del transistor n-mos (drain, source, gate, bulk)en
su layout del transistor, muestre las ecuaciones del transistor en las zonas de
corte, lineal, saturación. Interprete el layout realizado por Ud.
Transistor P-MOS
Modelo teórico de spice Shichman Hodges (nivel 1):
Según el modelo de Schicman Hodges(nivel 1) se logra representar de una forma
básica e intuitiva la naturaleza y estructura de un transistor MOSFET. Del mismo modo
que en el transistor NMOS se considera la corriente del gate IG cero o nula y que
existe una corriente que fluye a la fuente ID y que está controlada por las tensiones
VGS y VDS.

Figura 16: Estructura MOSFET de canal P y símbolos

Para los transistores tipo P (orificio conductor), el dopaje es de tipo N. En MOSFET

tipo P, el funcionamiento es opuesto debido a las portadoras vacías. (la carga positiva
es igual a la magnitud de la carga del electrón). En este caso, tener conducir
electricidad, el campo eléctrico perpendicular a la superficie debe ser en la dirección
opuesta del MOSFET tipo N, por lo que el voltaje aplicado debe ser negativo.
Ahora los agujeros están ahí son atraídos hacia la superficie debajo de la capa de
óxido y los electrones son repelidos hacia el sustrato. Si La superficie es rica en
huecos, se forman canales de P. El estrés es mayor una puerta más grande puede
ser actual (más agujeros en el canal P), se establece la corriente aplicando un voltaje
negativo al terminal de drenaje en relación con la fuente.
Ecuaciones del transistor P-MOS:

Figura 17: Características de intensidad-tensión para un transistor PMOS

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 -Región de corte:
𝑉𝐺𝑆 ≥ 𝑉𝑇 ; 𝑉𝐷𝑆 < 0 → 𝐼𝐷 = 0
-Región lineal u óhmica:
2
𝐾𝑊 𝑉𝐷𝑆
𝑉𝐺𝑆 < 𝑉𝑇 ; 0 > 𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )𝑉𝐷𝑆 − ]
𝐿 2
-Región de saturación:
𝐾𝑊
𝑉𝐺𝑆 < 𝑉𝑇 ; 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = (𝑉 − |𝑉𝑇 |)2
2𝐿 𝐺𝑆
Interpretacion del LAYOUT del PMOS:

Figura 18: LAYOUT de un transistor MOS de canal P en Microwind2

Para realizar el layout de un PMOS en el Microwind2 debemos utilizar:

-una capa de difusión tipo P: es una zona dopada con alta concentración de
huecos que funcionara como Drenador (Drain) y Fuente (Source).
-una capa de polisilicio: que funcionara como Puerta (Gate).
-substrato: Se utilizar una capa de substrato N (N-WELL) que estará polarizado
a VDD+.
2) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los valores y muestre en su layout con
líneas punteadas los parámetros de dimensiones del layout L y W. Elegir la
frecuencia adecuada para la simulación.
Valores de Vgate y Vdrain para la simulacion:

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 Comportamiento estático:

Figura 19: Id vs. Vd

Figura 20: Id vs. Vg

Figura 21: log(id) vs.Vg

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 Figura 22: gds vs. Vd

Comportamiento dinámico:

Figura 23: Gráficas de Vdrain, Vgate y Vsource

Se puede observar que el “0” (en nuestro caso 0V) se degrada y el “1” (en
nuestro caso 2.5V) si se alcanza, lo cual es acorde a la definición del PMOS.
Vista de corte:

Figura 24: Vista de corte

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 Vista 3D:

Figura 25: Vista 3D

Dimensiones:

W = 26*0.625 = 16.25 u
L = 18*0.625 = 11.25 u

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 3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada
línea de la descripción, identifique los valores y verifique las dimensiones L
y W de transistor, muestre en el layout con líneas punteadas la ubicación de
las capacidades parasitas y su valor.
Descripción del archivo *.cir (spice)

Figura 26: archivo spice del LAYOUT del PMOS

CIRCUIT C:\Users\PC\Downloads\MOS canal P.MSK //ubicación del archivo

*
* IC Technology: ST 0.25µm - 6 Metal //tecnología de 0.25um y 6 capas de metal
*
VDD 1 0 DC 2.50 //Voltaje VDD esta ubicado entre los nodos 1 y 0 y tiene un
valor de 2.5 V
VVdrain 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) //Voltaje del
drenador esta ubicado entre los nodos 4 y 0 con un nivel bajo=0V, nivel
alto=2.5V, tiempo en alto=2ns, tiempo de subida=0.05ns, tiempo de
bajada=0.05ns, tiempo en bajo=2ns y un periodo=4.10ns
VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 0.50N 1.60N) //Voltaje del gate
esta ubicado entre los nodos 5 y 0 con un nivel bajo=0V, nivel alto=2.5V,
tiempo en alto=1ns, tiempo de subida=0.05ns, tiempo de bajada=0.05ns,
tiempo en bajo=0.5ns y un periodo=1.60ns
*
* List of nodes //lista de nodos
* "Vsource" corresponds to n°3 //Vsource correponde al nodo 3
* "Vdrain" corresponds to n°4 //Vdrain correponde al nodo 4
* "Vgate" corresponds to n°5 //Vgate correponde al nodo 5
*
* MOS devices
MP1 4 5 3 1 TP W=16.50U L=11.25U //transistor MOS de canal P conectado a
los nodos 4(drenador), 5(puerta), 3(fuente) y 1(substrato); también se aprecia
el ancho del canal (W=16.50 u) y el largo del canal (L=11.25 u)
*

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 C2 1 0 88.901fF //capacidad parasita entre el nodo 1 y 0 con un valor de
88.901fF
C3 3 0 13.368fF //capacidad parasita entre el nodo 3 y 0 con un valor de
13.368fF
C4 4 0 13.368fF //capacidad parasita entre el nodo 4 y 0 con un valor de
13.368fF
C5 5 0 18.000fF //capacidad parasita entre el nodo 5 y 0 con un valor de
18.000fF
*
* n-MOS Model 1 : //NMOS modelo de Shichman Hodges (nivel 1)
*
.MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
+GAMMA=0.400 PHI=0.200
*
* p-MOS Model 1: //PMOS modelo de Shichman Hodges (nivel 1)
*
.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6 //VTO es el voltaje
umbral y KP es el parámetro de transconductancia del transistor
+GAMMA=0.400 PHI=0.200 //gamma es la capacidad de transconductancia y phi
*
* Transient análisis //Análisis transitorio
*
.TEMP 27.0 //temperatura de simulación
.TRAN 0.80PS 20.00N //Se establece un análisis transitorio con una duración de
0.80 picosegundos y un tiempo de finalización de 10 nanosegundos.
.PROBE //Se registra y muestra los resultados de la simulación.
.END //fin del archivo
Capacidades parasitas en el LAYOUT:

Figura 27: Capacidades parasitas en el LAYOUT del PMOS

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 4) Proponga un procedimiento, teórico y mediante simulación, para hallar la
“resistencia de encendido” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges y asuma los parámetros típicos
de acuerdo a su layout.
- En la curva de característica estática, para el cálculo mediante simulación,
considere el punto de inflexión de la zona lineal y la zona de saturación.
- Compare los valores de resistencia obtenidos (teórico y mediante
simulación) e interprete la causa de la posible diferencia.
Resistencia de encendido-teórico:
En la región lineal u óhmica tenemos:
𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊 𝑉
[(𝑉𝐺𝑆 − 𝑉𝑇 ) − 𝐷𝑆 ]
𝐿 2
En la región de saturación tenemos:
𝑉𝐷𝑆 𝑉𝐷𝑆
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
( )2
2𝐿 𝑉𝐺𝑆 − |𝑉𝑇 |
Usaremos la ecuación de la región de saturación para hallar el 𝑅𝐷 .
Usaremos los datos que nos proporciona el archivo. Cir (SPICE):
𝑉𝑇 = −0.45 𝑉
𝐾𝑃 = 120 𝑢
𝑊 = 16.50 𝑢
𝐿 = 11.25 𝑢
Reemplazando:
2.5
𝑅𝐷 =
(120𝑢)(16.50𝑢)
(2.5 − 0.45)2
2(11.25𝑢)
𝑅𝐷 = 6760 Ω
Resistencia de encendido-simulado:

Figura 28: Resistencia de encendido mediante la gráfica Id vs. Vd

Aproximadamente
𝑉𝐷𝑆 0.95
𝑅𝐷 = = = 6129 Ω
𝐼𝐷 155𝑢

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 Teórico Simulación
6760 Ω 6129 Ω

Observamos que hay una diferencia 10.29 % entre el valor teórico y el

simulado, esto puede ser debido a que tomamos aproximaciones en la gráfica
de Id vs. Vd(a mano alzada) y también por las capacidades parasitas del
PMOS.

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