UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, DECANA DE AMÉRICA)

FACULTAD DE INGENERÍA ELECTRÓNICA Y ELÉCTRICA

LABORATORIO DE MICRO/NANO SISTEMAS

ELECTRÓNICOS
Dr. Rubén Virgilio Alarcón Matutti

“LAYOUT DE TRANSISTORES MOS”

(Laboratorio N°1)

Ángela Machaca Achalma

14190090

Lima, 13 de junio de 2020

 CURSO: LABORATORIO DE MICRO/NANO SISTEMAS ELECTRÓNICOS
LABORATORIO No 1
“LAYOUT DE TRANSISTORES MOS”

OBJETIVO
▪ Conocer el diseño de sistemas electrónicos actuales a través del programa
Microwind.
▪ Ganar agilidad con el manejo del programa Microwind.

DESARROLO
TRANSISTOR N-MOS

1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.

ESTRUCTURA FISICA Y DE POLARIZACION DE UN TRANSISTOR nMOS

Para un transistor tipo N (electrones en conducción) el dopaje del sustrato es tipo P.

Cuando se aplica una tensión positiva al terminal de puerta de un MOSFET tipo N, se crea un
campo eléctrico bajo la capa de óxido que incide perpendicularmente sobre la superficie del
semiconductor. Este campo atrae a los electrones hacia la superficie bajo el óxido, repeliendo
los huecos hacia el sustrato. Si el campo eléctrico es muy intenso se logra crear en dicha
superficie una región muy rica en electrones, denominada canal N, que permite el paso de
corriente de la fuente al drenador; cuanto mayor sea la tensión de puerta mayor será el
campo eléctrico y, por tanto, la carga en el canal. Una vez creado el canal, la corriente se
origina aplicando una tensión en el drenador positiva respecto a la de la fuente
ECUACIONES DEL TRANSISTOR nMOS
En los nMOS se distinguen tres regiones de funcionamiento: corte, lineal u óhmica,
saturación. Para el MOS de canal N sus expresiones para la corriente de drenador y las
condiciones en los terminales son:

A) REGION DE CORTE
𝑉𝐺𝑆 ≤ 𝑉𝑇 ; 𝑉𝐷𝑆 > 0 → 𝐼𝐷 = 0
B) REGION LINEAL U OHMICA
𝐾𝑊 𝑉𝐷𝑆 2
𝑉𝐺𝑆 > 𝑉𝑇 ; 0 < 𝑉𝐷𝑆 ≤ 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 ). 𝑉𝐷𝑆 − ]
𝐿 2
C) REGION DE SATURACION
𝐾𝑊
𝑉𝐺𝑆 > 𝑉𝑇 ; 𝑉𝐷𝑆 > 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )2 ]
2𝐿
Donde 𝑉𝑇 es la tensión umbral, W y L la anchura y longitud del canal respectivamente, y K es
el llamado parámetro de transconductancia, específico de cada transistor.

LAYOUT DEL TRANSISTOR nMOS EN MICROWIND

INTERPRETACION DEL LAYOUT

Para realizar el dibujo y diseñar manualmente del transistor nMOs en el Microwind debemos
usar las siguientes capas:
• La capa de difusión tipo N: Zona dopada con alta concentración de electrones, que serán
los terminales fuente (SOURCE) y el drenador (DRAIN), respectivanmente.
• La capa de Polisilicio: Es el que forma la terminal compuerta (GATE).
• El sustrato: el fondo negro de la pantalla representará el sustrato del nmos, es decir una
difusión p.
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los parámetros de dimensiones del layout.
Comportamiento dinámico

En la simulación, podemos observar que el funcionamiento es el que describe un transistor

nMOS. Analicemos:
▪ Cuando gate está en alto y drain en bajo, la salida se mostrará en bajo. Esto nos
demuestra el nmos transmite de manera correcta el cero lógico.
▪ Por el contrario, cuando gate está en alto y drain en alto, la salida mostrará al 1 lógico
degradado, este ya no llegará a su valor de 2.5v. Esto se debe a las capacidades parásitas
del transistor.

Características estáticas

saturacion

Corte

En esta ventana se muestran las curvas de comportamiento de Id contra Vds, para varios
valores de Vgs escalados a un paso determinado.
VISTA DE CORTE

gate

drain source

Sustrato p

En esta vista se muestra la sección transversal del transistor nMOS.

VISTA 3D

En esta vista se muestran los pasos del proceso de elaboración “real” en tres dimensiones
del transistor nMOS.

PARÁMETROS DE LAS DIMENSIONES DE LAYOUT

3. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de
la descripción, identifique las dimensiones W y L de transistor, muestre en el layout la
ubicación de las capacidades parasitas y su valor.
CIRCUIT
C:\Users\ASUS\Documents\MICROELECTRONICA\simu_microwind\labo1_nmos.MSK
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50 // voltaje Vdd se encuentra esta entre nos nodos 1 y 0 con un valor de 2.5
voltios
VVdrain 3 0 PULSE(0.00 2.50 3.00N 0.05N 0.05N 3.00N 6.10N) // voltaje de drain se
encuentra entre el nodo 3 y tierra, tiene aplicada una señal pulso con nivel bajo=0v; nivel
alto=2.5v; tiempo en alto=3ns; tiempo subida=0.05ns; Tiempo bajada=0.02ns; tiempo en
bajo=3ns; periodo=6.10ns
VVgate 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) // voltaje de gate se
encuentra entre el nodo 4 y tierra, tiene aplicada una señal pulso con nivel bajo=0v; nivel
alto=2.5v; tiempo en alto=2ns; tiempo subida=0.05ns; Tiempo bajada=0.05ns; tiempo en
bajo=2ns; periodo=4.10ns
* List of nodes
* "Vsource" corresponds to n°2 //"Vsource" corresponde al nodo n°2
* "Vdrain" corresponds to n°3 //"Vsource" corresponde al nodo n°3
* "Vgate" corresponds to n°4 //"Vsource" corresponde al nodo n°4
*
* MOS devices
MN1 3 4 2 0 TN W= 2.88U L= 0.75U //se identifica al transistor como uno MOS tipo N, donde
W es el ancho del canal y L es la longitud del canal
*
C2 2 0 1.737fF //muestra el valor de la capacitancia parasita del nodo 2
C3 3 0 1.631fF //muestra el valor de la capacitancia parasita del nodo 3
C4 4 0 0.255fF //muestra el valor de la capacitancia parasita del nodo 4
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6 // VTO es el voltaje umbral, y KP el
parámetros de transconductancia del transistor
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
 *
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

4. Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando

opera en la zona de saturación). Considere el modelo de shichman hodges y asuma los
parámetros de acuerdo a su layout.

En la región lineal u óhmica

𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
𝐿 . (𝑉𝐺𝑆 − 𝑉𝑇 )
En la región de saturación
𝑉𝐷𝑆 𝑉𝐷𝑆
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
[(𝑉𝐺𝑆 − 𝑉𝑇 )2 ]
2𝐿
Usaremos la segunda ecuación para hallar la resistencia de conducción RD cuando opera en
zona de saturación.

Para ello usaremos las características estáticas del nmos que nos proporcionó el Microwind

Donde VTO =0.45 es el voltaje umbral VT

KP=300.000E-6=300u es el parámetros de transconductancia del transistor

W= 2.88um L= 0.75um

Reemplazando…
2.5
𝑅𝐷 =
300µ ∗ 2.88
[2.5 − (−0.45))2 ]
2 ∗ 0.75

𝑅𝐷 = 1032 Ω ≅ 1 kΩ
TRANSISTOR P-MOS

1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.

Para un transistor tipo P (huecos en conducción) el dopaje es tipo N.

En un MOSFET tipo P el funcionamiento es a la inversa, ya que los portadores son huecos
(cargas positivas de valor el módulo de la carga del electrón). En este caso, para que exista
conducción el campo eléctrico perpendicular a la superficie debe tener sentido opuesto al
del MOSFET tipo N, por lo que la tensión aplicada ha de ser negativa. Ahora los huecos son
atraídos hacia la superficie bajo el óxido, y los electrones repelidos hacia el sustrato. Si la
superficie es muy rica en huecos se forma el canal P. Cuanto más negativa sea la tensión de
puerta mayor puede ser la corriente (más huecos en el canal P), corriente que se establece
al aplicar al terminal de drenador una tensión negativa respecto a la de la fuente. La corriente
tiene sentido opuesto a la de un MOSFET tipo N

ECUACIONES DEL TRANSISTOR pMOS

En los pMOS se distinguen tres regiones de funcionamiento: corte, lineal u óhmica,
saturación. Para el MOS de canal P sus expresiones para la corriente de drenador y las
condiciones en los terminales son:

A) REGION DE CORTE
𝑉𝐺𝑆 ≥ 𝑉𝑇 ; 𝑉𝐷𝑆 < 0 → 𝐼𝐷 = 0
B) REGION LINEAL U OHMICA
𝐾𝑊 𝑉𝐷𝑆 2
𝑉𝐺𝑆 < 𝑉𝑇 ; 0 > 𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 ). 𝑉𝐷𝑆 − ]
𝐿 2
C) REGION DE SATURACION
𝐾𝑊
𝑉𝐺𝑆 < 𝑉𝑇 ; 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )2 ]
2𝐿
Donde 𝑉𝑇 es la tensión umbral, W y L la anchura y longitud del canal respectivamente, y K es
el llamado parámetro de transconductancia, específico de cada transistor.
 LAYOUT DEL TRANSISTOR pMOS EN MICROWIND

INTERPRETACION DEL LAYOUT

Para realizar el dibujo y diseñar manualmente del transistor pMOs en el Microwind debemos
usar las siguientes capas:
• La capa de difusión tipo P: Las regiones de difusión para drenador (DRAIN) y fuente
(SOURCE) respectivamente, son de tipo P (“P+ diffusion”)
• La capa de Polisilicio: Es el que forma la terminal compuerta (GATE).
• El sustrato: El transistor MOS de canal P, debe ser construido sobre una región N
especialmente creada, llamada “N well”, o pozo N.

2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de

corte, vista 3D, identifique los parámetros de dimensiones del layout.
COMPORTAMIENTO DINAMICO

En la simulación, podemos observar que el funcionamiento es el que describe un transistor

PMOS. Analicemos:
▪ Gate en alto significa switch abierto. Gate en bajo, conduce.
▪ Cuando gate está en bajo y drain en alto, la salida se mostrará en alto. Esto nos
demuestra el pmos transmite de manera correcta el 1 lógico.
▪ En cambio, cuando gate está en bajo y drain en bajo, la salida se mostrará un cero lógico
degradado. Esto nos demuestra el pmos no transmite de manera correcta el cero lógico,
ya que no llegará a su valor de 0v. Esto se debe a las capacidades parásitas del transistor.

Características estáticas

saturacion

Corte

En esta ventana se muestran las curvas de comportamiento de Id contra Vds, para varios
valores de Vgs escalados a un paso determinado.
 VISTA DE CORTE

gate

drain source

Sustrato p

En esta vista se muestra la sección transversal del transistor pMOS.

VISTA 3D

En esta vista se muestran los pasos del proceso de elaboración “real” en tres dimensiones
del transistor nMOS.

3. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de
la descripción, identifique las dimensiones W y L de transistor, muestre en el layout la
ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\ASUS\Documents\MICROELECTRONICA\simu_microwind\labo1_pmos.MSK
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50 // voltaje Vdd se encuentra esta entre nos nodos 1 y 0 con un valor de 2.5
voltios
VDrain 4 0 PULSE(0.00 2.50 3.00N 0.05N 0.05N 3.00N 6.10N) // voltaje de drain se encuentra
entre los nodos 4 y 0, tiene aplicada una señal pulso con nivel bajo=0v; nivel alto=2.5v; tiempo
en alto=3ns; tiempo subida=0.05ns; Tiempo bajada=0.02ns; tiempo en bajo=3ns;
periodo=6.10ns

VGate 5 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) // voltaje de gate se encuentra
entre los nodos 5 y 0 , tiene aplicada una señal pulso con nivel bajo=0v; nivel alto=2.5v; tiempo
en alto=2ns; tiempo subida=0.05ns; Tiempo bajada=0.05ns; tiempo en bajo=2ns;
periodo=4.10ns
*
* List of nodes
* "Source" corresponds to n°3 //"Vsource" corresponde al nodo n°3
* "Drain" corresponds to n°4 //"Vsource" corresponde al nodo n°4
* "Gate" corresponds to n°5 //"Vsource" corresponde al nodo n°5
*
* MOS devices
MP1 4 5 3 1 TP W= 2.38U L= 0.88U //se identifica al transistor como uno MOS tipo P, donde
W es el ancho del canal y L es la longitud del canal
*
C2 1 0 7.016fF //muestra el valor de la capacitancia parasita del nodo 1
C3 3 0 0.994fF //muestra el valor de la capacitancia parasita del nodo 3
C4 4 0 0.994fF //muestra el valor de la capacitancia parasita del nodo 4
C5 5 0 0.254fF //muestra el valor de la capacitancia parasita del nodo 5
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 // VTO es el voltaje umbral, y KP el
parámetros de transconductancia del transistor
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
4. Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando
opera en la zona de saturación). Considere el modelo de shichman hodges y asuma los
parámetros de acuerdo a su layout.

En la región lineal u óhmica

𝑉𝐷𝑆 1
= 𝑅𝐷 = −
𝐼𝐷 𝐾𝑊
𝐿 . (𝑉𝐺𝑆 − 𝑉𝑇 )
En la región de saturación
𝑉𝐷𝑆 𝑉𝐷𝑆
= 𝑅𝐷 = −
𝐼𝐷 𝐾𝑊
[(𝑉𝐺𝑆 − 𝑉𝑇 )2 ]
2𝐿
Usaremos la segunda ecuación para hallar la resistencia de conducción RD cuando opera en
zona de saturación.

Para ello usaremos las características estáticas del pmos que nos proporcionó Microwind

Donde VTO =-0.45 es el voltaje umbral VT

KP=120.000E-6=120µ es el parámetro de transconductancia del transistor

W= 2.38µm L= 0.88µm
Reemplazando…
2.5
𝑅𝐷 = −
120µ ∗ 2.38
[2.5 − (−0.45))2 ]
2 ∗ 0.88

𝑅𝐷 = 1770 Ω = 1.77 kΩ

BIBLIOGRAFIA

[1] Manual práctico de Microwind (versiones 2 y 3) - UNIVERSIDAD INDUSTRIAL DE

SANTANDER ESCUELA DE INGENIERÍAS ELÉCTRICA, ELECTRÓNICA Y DE
TELECOMUNICACIONES
[2] Fundamentos de Electrónica (2º GIERM) - ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA
Universidad de Sevilla
[3] Tecnología de Dispositivos y Componentes Electrónicos y Fotónicos. Prof. Fernando
Medeiro - DPTO. ELECTRÓNICA Y ELECTROMAGNETISMO ESCUELA SUPERIOR DE
INGENIEROS - U. SEVILLA