UNIVERSIDAD NACIONAL DE INGENIERIA

FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA

LABORATORIO DE SISTEMAS MICROELECTRONICOS

Dr. Ruben Virgilio Alarcon Matutti

"LAYOUT DE TRANSISTORES MOS"

Erick Alessandro Villegas Tito

20142037F

Lima - Peru
 LABORATORIO No 1
"LAYOUT DE TRANSISTORES MOS"

DESARROLO
TRANSISTOR N-MOS
1 . Revisar el modelo teórico de spice shichman hodges (nivel I), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.

ESTRUCTURA DE UN TRANSISTOR nMOS

Ecuaciones del transistor nMOS

En los nMOS se tienen tres regiones: corte, lineal y saturación. Para los MOS de tipo N se
tienen las siguientes expresiones:

A) Region de corte

𝑉𝐺𝑆 ≤ 𝑉𝑇 ; 𝑉𝐷𝑆 > 0 → 𝐼𝐷 = 0

B) Region lineal

𝐾𝑊 𝑉𝐷𝑆 2
𝑉𝐺𝑆 > 𝑉𝑇 ; 0 < 𝑉𝐷𝑆 ≤ 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = ( )
[ 𝑉𝐺𝑆 − 𝑉𝑇 𝑉𝐷𝑆 − ]
𝐿 2

𝐶) Region de saturación

𝐾𝑊
𝑉𝐺𝑆 > 𝑉𝑇 ; < 𝑉𝐷𝑆 > 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )2 ]
𝐿
 LAYOUT DEL TRANSISTOR nMOS EN MICROWIND

INTERPRETACION DEL LAYOUT

En el diseño del transistor nMOS se utilizan tres capas detalladas a continuacion

• La capa de difusión tipo N: Zona dopada con alta concentración de electrones, que serán
los terminales fuente (SOURCE) y el drenador (DRAIN), respectivanmente.
• La capa de Polisilicio: Es el que forma la terminal compuerta (GATE).
• El sustrato: el fondo negro de la pantalla representará el sustrato del nmos, es decir una
difusión p.
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,
vista 3D, identifique los parámetros de dimensiones del layout.
Comportamiento dinámico

En la simulación del comportamiento dinámico del transistor nMOS podemos observar lo

siguiente:

Cuando se tiene el gate en nivel alto y drain en nivel bajo, la salida source se mostrará
en bajo. Se puede aprecionar que el transistor nMOS transmite correctamente el nivel
bajo.
Cuando se tiene gate en nivel alto y drain en nivel alto, la salida source mostrará una
degradación en el nivel, esto se debe a las capacidades parásitas del transistor.

Características estáticas
En la simulación de características estáticas se muestran las curvas de comportamiento de
Id contra Vds, para varios valores de Vgs escalados a un paso determinado.

VISTA DE CORTE.

VISTA 3D
 PARÁMETROS DE LAS DIMENSIONES DE LAYOUT

3. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, identifique las dimensiones W y L de transistor, muestre en el
layout la ubicación de las capacidades parasitas y su valor.

CIRCUIT C:\Users\evill\Desktop\Micro\Transistor nMOS.MSK

* IC Technology: ST 0.25µm - 6 Metal

VDD 1 0 DC 2.50 // Voltaje VDD entre los nodos 1 y tierra con un valor DC de 2.5V

VVdrain 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) // Voltaje drain entre los
nodos 3 y tierra con una señal pulso que tiene nivel bajo=0V, nivel alto = 2.5V, tiempo en
nivel alto de 2ns, tiempo de subida y bajada =0.05ns , tiempo en nivel bajo = 2ns, periodo=
4.1ns
VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) // Voltaje gate entre los
nodos 4 y tierra con una señal pulso que tiene nivel bajo=0V, nivel alto = 2.5V, tiempo en
nivel alto de 1ns, tiempo de subida y bajada =0.05ns , tiempo en nivel bajo = 1ns, periodo=
2.1ns

* List of nodes

* "Vsource" corresponds to n°2 // Vsource corresponde al nodo 2

* "Vdrain" corresponds to n°3 // Vdrain corresponde al nodo 3

* "Vgate" corresponds to n°4 // Vgate corresponde al nodo 4

* MOS devices

MN1 3 4 2 0 TN W= 5.13U L= 1.38U // TN significa que se reconoce como transistor nMOS

con un ancho de canal de 2.5um y longitud de canal 0.63un

*
C2 2 0 2.973fF // Capacitancia parasita del nodo 2 (source)

C3 3 0 2.255fF // Capacitancia parasita del nodo 3 (drain)

C4 4 0 0.715fF // Capacitancia parasita del nodo 4 (gate)

* n-MOS Model 3 :

.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=130.00K

+CGSO= 0.0p CGDO= 0.0p

* p-MOS Model 3:

.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 // VTO identifica el voltaje umbral

mientas KP identifica la transconductancia

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=100.00K

+CGSO= 0.0p CGDO= 0.0p

* Transient analysis

*
 .TEMP 27.0

.TRAN 0.80PS 20.00N

.PROBE
.END

UBICACIÓN CAPACITANCIAS PARASITAS

4. Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando

opera en la zona de saturación). Considere el modelo de shichman hodges y asuma los
parámetros de acuerdo a su layout.

Del modelo de shichman hodges tenemos en la región lineal:

𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
. (𝑉𝐺𝑆 − 𝑉𝑇 )
𝐿

En la zona de saturación

𝑉𝐷𝑆 𝑉𝐷𝑆
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
. (𝑉𝐺𝑆 − 𝑉𝑇 )2
2𝐿

Dado que queremos hallar RD en la zona de saturación, aplicamos la segunda formula

Usando las características del layout del microwind
Donde VTO =0.45 es el voltaje umbral VT es el
parámetros de transconductancia del transistor W: 2.50um L: 0.63um
 Reemplazando..

2.5
𝑅𝐷 =
300µ ∗ 2.50
. (2.5 − (−0.45))2
2 ∗ 0.63

𝑅𝐷 = 482Ω

TRANSISTOR P-MOS
1. Revisar el modelo teórico de spice shichman hodges (nivel I), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.

Ecuaciones del transistor pMOS

En los nMOS se tienen tres regiones: corte, lineal y saturación. Para los MOS de tipo P se
tienen las siguientes expresiones:

C) Region de corte

𝑉𝐺𝑆 ≥ 𝑉𝑇 ; 𝑉𝐷𝑆 < 0 → 𝐼𝐷 = 0

D) Region lineal

𝐾𝑊 𝑉𝐷𝑆 2
𝑉𝐺𝑆 < 𝑉𝑇 ; 0 > 𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )𝑉𝐷𝑆 − ]
𝐿 2

𝐶) Region de saturación

𝐾𝑊
𝑉𝐺𝑆 < 𝑉𝑇 ; < 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇 → 𝐼𝐷 = [(𝑉𝐺𝑆 − 𝑉𝑇 )2 ]
𝐿
 LAYOUT DEL TRANSISTOR pMOS EN MICROWIND

INTERPRETACION DEL LAYOUT

En el diseño del transistor nMOS se utilizan tres capas detalladas a continuacion

o La capa de difusión tipo P: Las regiones de difusión para drenador (DRAIN) y fuente
o (SOURCE) respectivamente, son de tipo P ("P+ diffusion")
o La capa de Polisilicio: Es el que forma la terminal compuerta (GATE).
o El sustrato: El transistor MOS de canal P, debe ser construido sobre una región N
especialmente creada, llamada "N well”
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los parámetros de dimensiones del layout.

COMPORTAMIENTODINAMICO

En la simulación del comportamiento dinámico del transistor pMOS podemos observar lo

siguiente:

Cuando se tiene el gate en nivel bajo y drain en nivel alto, la salida source se mostrará
en alto. Se puede aprecionar que el transistor pMOS transmite correctamente el nivel
alto.
Cuando se tiene gate en nivel bajo y drain en nivel bajo, la salida source mostrará una
degradación en el nivel bajo, quiere decir que el source tendrá un nivel superior a 0V,
esto se debe a las capacidades parásitas del transistor.

Características estáticas
En esta ventana se muestran las curvas de comportamiento de Id contra Vds, para varios
valores de Vgs escalados a un paso determinado.

VISTA DE CORTE

Vista 3D
PARÁMETROS DE LAS DIMENSIONES DE LAYOUT

3.
4. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, identifique las dimensiones W y L de transistor, muestre en el
layout la ubicación de las capacidades parasitas y su valor.

CIRCUIT C:\Users\evill\Desktop\Micro\Transistor pMOS.MSK

*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVdrain 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) ) // Voltaje drain entre
los nodos 4 y tierra con una señal pulso que tiene nivel bajo=0V, nivel alto = 2.5V, tiempo
en nivel alto de 2ns, tiempo de subida y bajada =0.05ns , tiempo en nivel bajo = 2ns,
periodo= 4.1ns
VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) ) // Voltaje drain entre
los nodos 5 y tierra con una señal pulso que tiene nivel bajo=0V, nivel alto = 2.5V, tiempo
en nivel alto de 1ns, tiempo de subida y bajada =0.05ns , tiempo en nivel bajo = 1ns,
periodo= 2.1ns

* List of nodes
* "Vsource" corresponds to n°3 // Vsource corresponde al nodo 3
* "Vdrain" corresponds to n°4 // Vdrain corresponde al nodo 4
* "Vgate" corresponds to n°5 // Vgate corresponde al nodo 5
*
* MOS devices
MP1 4 5 3 1 TP W= 5.25U L= 1.25U // TP significa que se reconoce como transistor
nMOS con un ancho de canal de 1.88um y longitud de canal 0.75un

*
C2 1 0 8.628fF // Capacitancia parasita del nodo 1
C3 3 0 2.062fF // Capacitancia parasita del nodo 3
C4 4 0 2.062fF // Capacitancia parasita del nodo 4
C5 5 0 0.613fF // Capacitancia parasita del nodo 5
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
4. Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando
opera en la zona de saturación). Considere el modelo de shichman hodges y asuma los
parámetros de acuerdo a su layout.

Del modelo de shichman hodges tenemos en la región lineal:

𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
. (𝑉𝐺𝑆 − 𝑉𝑇 )
𝐿

En la zona de saturación

𝑉𝐷𝑆 𝑉𝐷𝑆
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
. (𝑉𝐺𝑆 − 𝑉𝑇 )2
2𝐿

Dado que queremos hallar RD en la zona de saturación, aplicamos la segunda formula

Usando las características del layout del microwind
Donde VTO =0.45 es el voltaje umbral VT es el
parámetros de transconductancia del transistor W: 2.50um L: 0.63um

Reemplazando..

2.5
𝑅𝐷 =
120µ ∗ 1.88
. (2.5 − (−0.45))2
2 ∗ 75

𝑅𝐷 = 1910Ω = 1.9𝑘Ω