UNIVERSIDAD NACIONAL MAYOR

DE SAN MARCOS
Faculta de Ingeniería Electrónica, Eléctrica y
Telecomunicaciones

Informe Final N°1

TEMA:

Layout de transistores MOS

CURSO:

Micro/Nano Sistemas electrónicos

DOCENTE:

ing. Alarcón Matutti Rubén Virgilio

ALUMNO:

Levano Vilca Willy Paolo 15190014

2020– I
 INFORME FINAL N°1

1. Realizar lo indicado en la guía del Laboratorio N° 1. Leer y cumplir las instrucciones dadas.
Adjuntar los archivos *.msk de los diseños.

El estudio de la microelectrónica digital, además de abarcar el proceso de diseño del circuito

electrónico y las posibilidades de programación o fabricación del mismo, debe atender, también,
a la tecnología, al «soporte material» sobre el cual se va a configurar el circuito diseñado.
Se trata de insertar el circuito digital resultante de un diseño específico en el interior de un
circuito integrado, bien por configuración de un circuito integrado programable, bien por
fabricación del circuito integrado según el diseño propio.
Es necesario conocer el soporte material que permite tal programación o fabricación, estudiar
con un poco de detalle la tecnología que permite «materializar» nuestro diseño «particular».
Disponer de un modelo básico conceptual y operativo de dicha tecnología permitirá conocer sus
posibilidades, sus prestaciones, sus limitaciones y sus exigencias (los requisitos que la tecnología
impone sobre el diseño).

REGIONES DE OPERACIÓN TRATADAS EN EL INFORME:

Corte:
Cuando VGS < Vth, donde Vth es la tensión de umbral del transistor.
De acuerdo con el modelo básico del transistor, en esta región el
dispositivo se encuentra apagado. No hay conducción entre la
fuente y el drenador, de modo que el MOSFET se comporta como
un interruptor abierto.
Un modelo más exacto considera el efecto de la energía térmica
descrita por la distribución de Boltzmann para las energías de los
electrones, en donde se permite que los electrones con alta
energía presentes en la fuente ingresen al canal y fluyan hacia el drenador. Esto ocasiona una
corriente subumbral, que es una función exponencial de la tensión entre puerta-fuente. La
corriente subumbral sigue aproximadamente la siguiente ecuación:

Donde, ID0 es la corriente que existe cuando VGS = Vth,

VT = kT/q, es el voltaje térmico,

n = 1 + CD/COX

Donde CD es la capacidad de la región de agotamiento, y

COX es la capacidad de la capa de óxido.
Región lineal u óhmica:

Cuando VGS > Vth y VDS < ( VGS – Vth )

Al polarizarse la puerta con una tensión mayor que la tensión de
umbral, se crea una región de agotamiento en la región que separa
la fuente y el drenador. Si esta tensión crece lo suficiente,
aparecerán portadores minoritarios (huecos en PMOS, electrones
en NMOS) en la región de agotamiento, que darán lugar a un canal
de conducción. El transistor pasa entonces a estado de conducción,
de modo que una diferencia de potencial entre drenador y fuente
dará lugar a una corriente. El transistor se comporta como una
resistencia controlada por la tensión de puerta.
La corriente que entra por el drenador y sale por la fuente es modelada por medio de la
ecuación:

Donde 𝜇𝑛 es la movilidad efectiva de los portadores de carga,

𝐶𝑜𝑥 , es la capacidad del óxido por unidad de área,
W es el ancho de la puerta,
L es la longitud de la puerta.

Saturación o activa:

Cuando VGS > Vth y VDS > ( VGS – Vth )

Cuando la tensión entre drenador y fuente supera cierto límite, el
canal de conducción bajo la puerta sufre un estrangulamiento en
las cercanías del drenador y desaparece. La corriente que entra por
el drenador y sale por la fuente no se interrumpe, ya que es debida
al campo eléctrico entre ambos, pero se hace independiente de la
diferencia de potencial entre ambos terminales.
En esta región la corriente de drenador se modela con la siguiente
ecuación:
A) TRANSISTOR N-MOS:

1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor N-MOS (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en la zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.

Para poder realizar este Layout, primero colocamos en material de N- difusión (VERDE)
sobre el material tipo p que es por defecto la parte negra que va conectada a tierra,
luego colocamos el material Polisilicio (ROJO), el cual estará conectada a la fuente Vdd
que sirve para polarizar activar al transistor, y así hacer funcionar como una compuerta
entre en drenador y el surtidos compuestas por los extremos del material de N-difusión.
 MODELO TEÓRICO DE SPICE SHICHMAN HODGES (NIVEL 1),

Para VDS muy pequeño: VDS << VGS, VD ~ VS , la expresión (VG - VTO - V(x)) es
aplicada es la misma a lo largo de todo
el canal, que resulta plano, con una distribución de carga uniforme:

Expresión que muestra una proporcionalidad directa entre la intensidad que

pasa por el transistor y la tensión aplicada sobre el mismo. El transistor se
comporta como una simple resistencia cuyo valor disminuye al aumentar la
tensión de puerta VGS:

Esta región de funcionamiento del transistor se denomina zona lineal o zona

óhmica y es la situación booleana que corresponde a un transistor MOS en
conducción: equivale a una resistencia cuyo valor puede hacerse
adecuadamente pequeño, a través del factor de forma W/L (la resistencia es
inversamente proporcional a su anchura W).

2) Muestre la pantalla de características estáticas, comportamiento dinámico,

vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Características estáticas:
Comportamiento dinámico:

Vista de corte 2D:

 Vista 3D:

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

línea de la descripción, identifique las dimensiones W y L de transistor,
muestre en el layout la ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\wplv_\OneDrive\Escritorio\Micro-Nano Sistemas
Electrónicos\Laboratorio\Labo1\transistor N-MOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVd 2 0 PULSE(0.00 2.00 0.22N 0.03N 0.03N 0.22N 0.50N)
VVg 4 0 PULSE(0.00 2.00 0.47N 0.03N 0.03N 0.47N 1.00N)
*
* List of nodes
* "Vd" corresponds to n°2
* "q" corresponds to n°3
* "Vg" corresponds to n°4
*
* MOS devices
MN1 3 4 2 0 TN W= 0.63U L= 0.63U
*
C2 2 0 0.215fF ← 𝐶𝑎𝑝𝑎𝑐𝑖𝑡𝑎𝑛𝑐𝑖𝑎 𝑝𝑎𝑟á𝑐𝑖𝑡𝑎 𝑑𝑒 𝑣𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑠𝑢𝑟𝑡𝑖𝑑𝑜𝑟 𝑐𝑜𝑛 𝑡𝑖𝑒𝑟𝑟𝑎
C3 3 0 0.215fF ← 𝐶𝑎𝑝𝑎𝑐𝑖𝑡𝑎𝑛𝑐𝑖𝑎 𝑝𝑎𝑟á𝑐𝑖𝑡𝑎 𝑑𝑒 𝑣𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑑𝑟𝑒𝑛𝑎𝑑𝑜𝑟 𝑐𝑜𝑛 𝑡𝑖𝑒𝑟𝑟𝑎
C4 4 0 0.094fF ← 𝐶𝑎𝑝𝑎𝑐𝑖𝑡𝑎𝑛𝑐𝑖𝑎 𝑝𝑎𝑟á𝑐𝑖𝑡𝑎 𝑑𝑒 𝑣𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑔𝑎𝑡𝑒 𝑐𝑜𝑛 𝑡𝑖𝑒𝑟𝑟𝑎
*
* n-MOS Model 1 :
*
.MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
+GAMMA=0.400 PHI=0.200
*
* p-MOS Model 1:
*
.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
+GAMMA=0.400 PHI=0.200
*
* Transient analysis
*
 .TEMP 27.0
.TRAN 0.80PS 5.00N
.PROBE
.END

4) Proponga un procedimiento para hallar la resistencia de conducción del

transistor (cuando opera en la zona de saturación). Considere el modelo de
shichman hodges y asuma los parámetros de acuerdo a su layout.

La ecuación en zona de saturación con las condiciones de:

Por lo que

Donde:
𝑉𝑡 = 𝑉𝑇𝑂 + 𝐺𝐴𝑀𝑀𝐴 + √𝑃𝐻𝐼 − 𝑉𝐵 − √𝑃𝐻𝐼

Resolvemos y obtenemos que:

𝑉𝑡 = 0.45 + 0.4 + √0.2 − 𝑉𝑏 − √0.2 = 0.82𝑉

−6 0.63
𝐼𝑑𝑠 = (300 ∗ 10 ⁄2) (2 − 0.82) = 0.2𝑚𝐴
0.63

Por lo que:
𝑉𝐷𝑆
𝑅𝐷𝑆 = ⁄𝐼 = 0.82⁄0.2𝑚 = 4.1𝐾Ω
𝐷𝑆
B) TRANSISTOR P-MOS:

1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en la zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.

EL MODELO DE NIVEL 1 (MODELO DE SHICHMAN – HODGES)

En este modelo, la descripción de un transistor MOS requiere tres parámetros:

KP K p parámetro de transconductancia
VTO V TO tensión umbral del transistor
TOX t ox espesor del óxido de puerta

TOX es necesario para tener en cuenta la capacidad de puerta; caso de no

utilizarlo, se supone capacidad de puerta nula. En lugar de KP puede utilizarse
como parámetro la movilidad de los portadores µ, calculándose KP a partir del
valor de dicha movilidad UO:
 En todo caso, es necesario indicar la dimensión de los transistores L, W, bien
dentro del modelo o en la declaración de cada transistor; por defecto se asigna
a L y W el valor de 1 metro, con lo cual se configuran transistores enormes, de 1
m2 (que son tan grandes que dan lugar a resultados de simulación erróneos).

El modelo de nivel 1 admite los siguientes efectos de segundo orden:

 disminución de la longitud del canal debida a la difusión lateral LD: L' =
L- 2LD
 modulación de la longitud de canal saturado LAMBDA: Lefectiva = L / (1
+ λVDS)
 efecto substrato: la recta V VTO+pasa a serB B TO V V Vφ γ− + φ γ+ +
que requiere dos parámetros:

 GAMMA γ coeficiente de efecto substrato

 PHI φB potencial superficial para inversión fuerte, o, en su defecto:
 NSUB NA dopado del substrato:

2) Muestre la pantalla de características estáticas, comportamiento dinámico,

vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.

Características estáticas:
Comportamiento dinámico:

Vista de corte 2D:

 Vista en 3D:

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

línea de la descripción, identifique las dimensiones W y L de transistor,
muestre en el layout la ubicación de las capacidades parasitas y su valor.

CIRCUIT C:\Users\wplv_\OneDrive\Escritorio\Micro-Nano Sistemas

Electrónicos\Laboratorio\Labo1\transistor P-MOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
Vvd 3 0 PULSE(0.00 2.00 0.23N 0.03N 0.03N 0.22N 0.51N)
VVg 5 0 PULSE(0.00 2.00 0.48N 0.03N 0.03N 0.48N 1.02N)
*
* List of nodes
* "vd" corresponds to n°3
* "q" corresponds to n°4
* "Vg" corresponds to n°5
*
* MOS devices
MP1 4 5 3 1 TP W= 0.63U L= 0.63U
*
C2 1 0 3.589fF
C3 3 0 0.200fF ← 𝐶𝑎𝑝𝑎𝑐𝑖𝑡𝑎𝑛𝑐𝑖𝑎 𝑝𝑎𝑟á𝑐𝑖𝑡𝑎 𝑑𝑒 𝑣𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑠𝑢𝑟𝑡𝑖𝑑𝑜𝑟 𝑐𝑜𝑛 𝑡𝑖𝑒𝑟𝑟𝑎
C4 4 0 0.200fF ← 𝐶𝑎𝑝𝑎𝑐𝑖𝑡𝑎𝑛𝑐𝑖𝑎 𝑝𝑎𝑟á𝑐𝑖𝑡𝑎 𝑑𝑒 𝑣𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑑𝑟𝑒𝑛𝑎𝑑𝑜𝑟 𝑐𝑜𝑛 𝑡𝑖𝑒𝑟𝑟𝑎
C5 5 0 0.094fF ← 𝐶𝑎𝑝𝑎𝑐𝑖𝑡𝑎𝑛𝑐𝑖𝑎 𝑝𝑎𝑟á𝑐𝑖𝑡𝑎 𝑑𝑒 𝑣𝑜𝑙𝑡𝑎𝑗𝑒 𝑑𝑒 𝑔𝑎𝑡𝑒 𝑐𝑜𝑛 𝑡𝑖𝑒𝑟𝑟𝑎
*
* n-MOS Model 1 :
*
.MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6
+GAMMA=0.400 PHI=0.200
*
* p-MOS Model 1:
*
.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
+GAMMA=0.400 PHI=0.200
 *
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 5.00N
.PROBE
.END
4) Proponga un procedimiento para hallar la resistencia de conducción del
transistor (cuando opera en la zona de saturación). Considere el modelo de
shichman hodges y asuma los parámetros de acuerdo a su layout.
La ecuación en zona de saturación con las condiciones de:

Por lo que

Donde:
𝑉𝑡 = 𝑉𝑇𝑂 + 𝐺𝐴𝑀𝑀𝐴 + √𝑃𝐻𝐼 − 𝑉𝐵 − √𝑃𝐻𝐼

Resolvemos y obtenemos que:

𝑉𝑡 = −0.45 + 0.4 + √0.2 − 𝑉𝑏 − √0.2 = −0.05𝑉

−6 0.63
𝐼𝑑𝑠 = (120 ∗ 10 ⁄2) (2 + 0.05)(2 + 0.05) = 0.25𝑚𝐴
0.63

Por lo que:
𝑉𝐷𝑆
𝑅𝐷𝑆 = ⁄𝐼 = 0.82⁄0.17𝑚 = −200Ω
𝐷𝑆
2. En base a las indicaciones dadas en clase, sobre libro elegido por el alumno (muestra
gratuita de Google Books) se debe hacer una lectura y resumen que se incluirá en el
informe, con el siguientes puntos:

El tema elegido para la elección de libro de lectura fue el GRAFENO, por lo tanto el libro
elegido para hacer la lectura es el libro titulado como:

Graphene-based Composites for Electrochemical Energy Storage

Compuestos a base de grafeno para almacenamiento de energía electroquímica

 ¿Quién es el autor/autores y el título del libro, el año y la editorial? (del 2015 en

adelante)
El autor es Jilei Liu perteneciente a la división de física y física aplicada, facultad de
ciencias físicas y matemáticas, universidad tecnológica de Nanyang, Singapur,
Singapur como parte de su tesis doctoral aceptada por la universidad tecnológica
de Nanyang, Singapur, el año de la publicación del libro es el 2017 y la editorial es
Springer Nature Singapure

 ¿Qué es el tema o temas contenidos en el libro?

El libro nos habla inicialmente de una breve reseña de como el empleo de la energía
cambio el mundo, después nos cuenta una breve historia junto con el estado del
arte (referencias) del capacitor y su desarrollo, para después ver los diferentes
beneficios de un capacitor construido a base de grafeno y de sus principios
termodinámicos de los capacitores electroquímicos.