Laboratorio 1-Panduro Ruiz Angel

UNIVERSIDAD NACIONAL MAYOR DE
SAN MARCOS
Universidad del Perú, DECANA DE AMERICA
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA
Laboratorio de micro/nano sistemas electrónicos

Dr. Rubén Virgilio Alarcón Matutti
“LAYOUT DE TRANSISTORES MOS”

(Laboratorio 1)
Panduro Ruiz Angel Jesús

18190180
Layout de transistores MOS (Laboratorio 1)
DESARROLLO:
Transistor N MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.
Estructura MOSFET canal N
Se trata de una estructura MOS, de cuatro terminales, en la que el substrato

semiconductor es de tipo p poco dopado. A ambos lados de la interfase Oxido-
Semiconductor se han practicado difusiones de material n, fuertemente dopado (n+).
Cuando se aplica una tensión positiva al terminal de puerta de un MOSFET de tipo N,
se crea un campo eléctrico bajo la capa de óxido que incide perpendicularmente sobre
la superficie del semiconductor P. Este campo, atrae a los electrones hacia la superficie,
bajo la capa de óxido, repeliendo los huecos hacia el sustrato. Si el campo eléctrico es
muy intenso se logra crear en dicha superficie una región muy rica en electrones,
denominada canal N, que permite el paso de corriente de la Fuente al Drenador. Cuanto
mayor sea la tensión de puerta (Gate) mayor será el campo eléctrico y, por tanto, la
carga en el canal. Una vez creado el canal, la corriente se origina, aplicando una tensión
positiva en el drenador (Drain) respecto a la tensión de la fuente (Source).
Ecuación del transistor N-MOS:
Se distinguen 3 regiones de funcionamiento:
- Región de corte:
𝑉𝐺𝑆 ≤ 𝑉𝑇 → 𝐼𝐷 = 0.
- Región líneal u óhmnica:
𝐾𝑊 𝑉𝐷𝑆
.𝑉𝐺𝑆 ≥ 𝑉𝑇𝐻 , 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇𝐻 → 𝐼𝐷 = 𝐿
(𝑉𝐺𝑆 − 𝑉𝑇𝐻 − 2
) 𝑉𝐷𝑆
- Región de Saturación:
𝐾𝑊
.𝑉𝐺𝑆 ≥ 𝑉𝑇𝐻 , 𝑉𝐺𝑆 − 𝑉𝑇𝐻 ≤ 𝑉𝐷𝑆 → 𝐼𝐷 = 2𝐿
(𝑉𝐺𝑆 − 𝑉𝑇𝐻 )2
Donde:
K: Transconductancia del proceso.
W y L: Ancho del transistor y longitud del canal
𝑉𝑇𝐻 : Voltaje de umbral.
𝑉𝐺𝑆 : Voltaje Gate-Source.

𝑉𝐷𝑆 : Voltaje Drain-Source
𝐼𝐷 : Corriente Drain.
Para generar el layout nos vamos a la opción de y luego a la opción de

para visualizar la paleta:
Luego dibujamos las partes del transistor con sus respectivos materiales y medidas en
la pantalla de microwind.
Layout del Transistor N-MOS en Microwind
GATE
DRAIN SOURCE
Interpretación del layout:

Para la realización del dibujo y diseño del transistor NMOS en microwind debemos
utilizar las siguientes capas que nos brinda:
- N+ diffusion: Capa de difusión tipo N, es la zona dopada con alta concentración
de electrones, que serán los terminales para drenador (Drain) y fuente (Source).
- Polysilicium: Capa de polisilicio, terminal que determina la compuerta (Gate).
- El sutrato: fondo negro de la pantalla de microwind que viene a ser la difusión

p.
2) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Para obtener el comportamiento estático del transistor se va a la opción de que
se encuentra en la parte superior de la pantalla.
En la sección de la pantalla podemos además variar el eje de ordenadas para poder
visualizar mejor la gráfica:
Disminuir el rango
Aumentar el rango
Comportamiento estático.
SATURACION
CORTE
En esta opción podemos visualizar el comportamiento de Id vs Vds, para varios valores

de Vgs escalados a un paso determinado. Donde los valores de Vgs son mayores a 0.
Para el comportamiento dinámico nos vamos a la opción de que se encuentra

en la parte superior de la pantalla.
Comportamiento dinámico.
El comportamiento del transistor se describe de la siguiente manera:

- Cuando Vgate está en alto y Vdrain está en bajo, la salida se mostrará en bajo, lo cual
muestra que el transistor NMOS transmite de forma correcta el cero lógico Además, se
observa que el transistor posee un tiempo en el que se estabiliza para trabajar en su
modo normal.
- Cuando Vgate está en alto y Vdrain está en alto, la salida se mostrará en alto, pero el
“1” lógico se degrada, este ya no llega a su valor de 2.5v. Esto se debe a las
capacitancias parásitas del transistor.
Para visualizar el corte del transistor nos vamos a la opción de que se encuentra
en la parte superior de la pantalla. Luego mantener pulsado y dibujar una línea que corte
la sección del transistor.
Vista de Corte
GATE SOURCE SUSTRATO P

DRAIN
Se muestra la sección transversal del transistor NMOS.

Para visualizar el corte del transistor nos vamos a la opción de que se encuentra
en la parte superior de la pantalla.
Vista 3D
DRAIN GATE SOURCE
SUSTRATO P
Ventana de los pasos del proceso
Se muestran los pasos para la elaboración “real” del transistor NMOS en 3D.
Para obtener los parámetros de las dimensiones del layout, nos vamos a la opción de
View -> MOS list.
Parámetros de dimensiones del layout
W
3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

línea de la descripción, identifique y verifique las dimensiones W y L de transistor,
muestre en el layout la ubicación de las capacidades parasitas y su valor.
Para obtener la descripción del layout ingresamos a la opción de File -> Make Spice
File.
CIRCUIT C:\Users\DELL\Desktop\Universidad\8 ciclo\micro y nano electronica\laboratorio\laboratorio
1\archivos microwind\NMOS1.MSK
* IC Technology: ST 0.25µm - 6 Metal
VDD 1 0 DC 2.50 //El voltaje Vdd se encuentra entre los nodos 1 y 0 con un valor de 2.5
VVdrain 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) //El voltaje Vdrain se encuentra entre los
nodos 3 y 0, tiene aplicada una señal pulso con nivel bajo “0” = 0, nivel alto “1” = 2.5, tiempo en alto = 2 ns,
tiempo de subida = 0.05 ns, tiempo de bajada = 0.05 ns, tiempo en bajo = 2 ns, periodo = 4.1 ns.
VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) //El voltaje Vgate se encuentra entre los
nodos 4 y 0, tiene aplicada una señal pulso con nivel bajo “0” = 0, nivel alto “1” = 2.5, tiempo en alto = 1 ns,
tiempo de subida = 0.05 ns, tiempo de bajada = 0.05 ns, tiempo en bajo = 1 ns, periodo = 2.1 ns.
* List of nodes
* "Vsource" corresponds to n°2 //El voltaje Vsource se encuentra en el nodo 2
* "Vdrain" corresponds to n°3 //El voltaje Vdrain se encuentra en el nodo 3
* "Vgate" corresponds to n°4 //El voltaje Vgate se encuentra en el nodo 4
* MOS devices
MN1 3 4 2 0 TN W=40.00U L=12.00U //Se identifica el transistor como un N-MOS, además

encontramos el valor de W (ancho del transistor) = 40 u y L(longitud del canal) = 12u
C2 2 0 167.745fF //Capacitancia parásita en el nodo 2, el valor está en Femtofaradios (10^(-15)).
C3 3 0 134.651fF //Capacitancia parásita en el nodo 3 el valor está en Femtofaradios (10^(-15)).
C4 4 0 43.200fF //Capacitancia parásita en el nodo 4 el valor est’a en Femtofaradios (10^(-15)).
* n-MOS Model 3 : //Parámetros del transistor
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6 //Se identifica el voltaje umbral(VTO) = 0.45,
y el parámetro de transconductancia(KP) = 300u
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K //Se identifica el voltaje máximo.
+CGSO= 0.0p CGDO= 0.0p
* p-MOS Model 3:
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
* Transient analysis
.TEMP 27.0
.TRAN 0.80PS 50.00N
.PROBE
.END
Presentamos las capacitancias parásitas que se obtuvieron por el archivo cir.
C2 2 0 167.745fF
C3 3 0 134.651fF
C4 4 0 43.200fF
C2 = 167.745fF
C3 = 134.651fF
C4 = 43.2fF
4) Proponga un procedimiento teórico y/o en simulación, para hallar la resistencia

de conducción del transistor (revise y defina esta resistencia). Considere el
modelo de shichman hodges y asuma los parámetros de acuerdo a su layout.
El MOSFET en conducción se comporta como una resistencia. Las pérdidas en

conducción dependen entonces del valor de esta resistencia, que se trata de reducir al
máximo trabajando sobre las características constructivas.
Teniendo en cuenta la ecuación teórica en modo de saturación, debido a que cuando
trabaja en dicha zona el transistor se comporta como una resistencia:
𝐾𝑊
𝑉𝐺𝑆 ≥ 𝑉𝑇𝐻 , 𝑉𝐺𝑆 − 𝑉𝑇𝐻 ≤ 𝑉𝐷𝑆 → 𝐼𝐷 = (𝑉 − 𝑉𝑇𝐻 )2 𝑡𝑜𝑚𝑎𝑛𝑑𝑜 𝑉𝐷𝑆 = 𝑉𝐺𝑆 − 𝑉𝑇𝐻
2𝐿 𝐺𝑆
Entonces:
𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
2𝐿 (𝑉𝐺𝑆 − 𝑉𝑇𝐻 )
Como datos tenemos:
_ 𝑉𝑇𝐻 = 𝑉𝑇𝑂 = 0.45.
_ 𝑉𝐺𝑆 = 2.5
_ K = 300u
_ W = 40u
_ L = 12u
Reemplazando obtenemos:
1 1
𝑅𝐷 = = = 975.61𝛺
𝐾𝑊
(𝑉 − 𝑉𝑇𝐻 ) 300 ∗ 10−6 ∗ 40
2𝐿 𝐺𝑆 (2.5 − 0.45)
2 ∗ 12
Transistor P MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.
Estructura MOSFET canal P
En un transistor PMOS, el funcionamiento es inverso al del transistor NMOS ya que los

portadores son huecos (cargas positivas de valor el módulo de la carga del electrón). En este
caso, para que exista conducción el campo eléctrico perpendicular a la superficie debe tener
sentido opuesto al del NMOS, por lo que la tensión aplicada ha de ser negativa. Ahora los
huecos son atraídos hacia la superficie bajo el óxido, y los electrones repelidos hacia el
sustrato. Si la superficie es muy rica en huecos se forma el canal P. Cuanto más negativa sea la
tensión de puerta mayor puede ser la corriente (más huecos en el canal P), corriente que se
establece al aplicar al terminal de drenador una tensión negativa respecto a la de la fuente. La
corriente tiene sentido opuesto a la de un NMOS.
Ecuación del transistor P-MOS:

Se distinguen 3 regiones de funcionamiento:
- Región de corte:
𝑉𝐺𝑆 ≥ 𝑉𝑇 , 𝑉𝐷𝑆 < 0 → 𝐼𝐷 = 0.
- Región líneal u óhmnica:
𝐾𝑊 𝑉𝐷𝑆
.𝑉𝐺𝑆 < 𝑉𝑇𝐻 , 𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇𝐻 → 𝐼𝐷 = 𝐿
(𝑉𝐺𝑆 − 𝑉𝑇𝐻 − 2
) 𝑉𝐷𝑆
- Región de Saturación:
𝐾𝑊
.𝑉𝐺𝑆 < 𝑉𝑇𝐻 , 𝑉𝐺𝑆 − 𝑉𝑇𝐻 > 𝑉𝐷𝑆 → 𝐼𝐷 = 2𝐿
(𝑉𝐺𝑆 − 𝑉𝑇𝐻 )2
Donde:
K: Transconductancia del proceso.
W y L: Ancho del transistor y longitud del canal
𝑉𝑇𝐻 : Voltaje de umbral.
𝑉𝐺𝑆 : Voltaje Gate-Source.
𝑉𝐷𝑆 : Voltaje Drain-Source
𝐼𝐷 : Corriente Drain.
Layout del Transistor N-MOS en Microwind
GATE
VDD
DRAIN
SOURCE
Interpretación del layout:

Para la realización del dibujo y diseño del transistor NMOS en microwind debemos
utilizar las siguientes capas que nos brinda:
- P+ diffusion: Capa de difusión tipo P para drenador (Drain) y fuente (Source).
- Polysilicium: Capa de polisilicio, terminal que determina la compuerta (Gate).
- El sutrato: PMOS debe ser construido sobre una región N creada, llamada “N
well” o pozo N.
2) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
Los pasos para obtener el comportamiento estático, comportamiento dinámico, vista de
corte y vista 3D y sus parámetros son los mismos que del ejemplo del transistor NMOS.
Comportamiento estático.
En esta opción podemos visualizar el comportamiento de Id vs Vds, para varios valores

de Vgs escalados a un paso determinado. Donde los valores de Vgs son menores a 0.
Comportamiento dinámico.
El comportamiento del transistor se describe de la siguiente manera:

- Cuando Vgate está en bajo y Vdrain está en alto, la salida se mostrará en alto, lo cual
muestra que el transistor PMOS transmite de forma correcta el uno lógico Además, se
observa que el transistor posee un tiempo en el que se estabiliza para trabajar en su
modo normal.
- Cuando Vgate está en bajo y Vdrain está en bajo, la salida se mostrará en bajo y
permanece en ese estado hasta que se presente el estado descrito anteriormente, pero
el “0” lógico se degrada, este ya no llega a su valor de 0v. Esto se debe a las
capacitancias parásitas del transistor.
Vista de corte
DRAIN GATE SOURCE
SUSTRATO P
POZO N
Se muestra la sección transversal del transistor PMOS.
Vista 3D
VDD
DRAIN GATE SOURCE
SUSTRATO P
Ventana de los pasos del proceso
Se muestran los pasos para la elaboración “real” del transistor PMOS en 3D.
Parámetros de dimensiones del layout
3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

línea de la descripción, identifique y verifique las dimensiones W y L de transistor,
muestre en el layout la ubicación de las capacidades parasitas y su valor.
CIRCUIT C:\Users\DELL\Desktop\Universidad\8 ciclo\micro y nano

electronica\laboratorio\laboratorio 1\archivos microwind\PMOS.MSK
* IC Technology: ST 0.25µm - 6 Metal
VDD 1 0 DC 2.50 //El voltaje Vdd se encuentra entre los nodos 1 y 0 con un valor de 2.5
VVdrain 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) ) //El voltaje Vdrain se encuentra
entre los nodos 4 y 0, tiene aplicada una señal pulso con nivel bajo “0” = 0, nivel alto “1” = 2.5, tiempo en
alto = 2 ns, tiempo de subida = 0.05 ns, tiempo de bajada = 0.05 ns, tiempo en bajo = 2 ns, periodo = 4.1
ns.
VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) //El voltaje Vgate se encuentra entre
los nodos 5 y 0, tiene aplicada una señal pulso con nivel bajo “0” = 0, nivel alto “1” = 2.5, tiempo en alto = 1
ns, tiempo de subida = 0.05 ns, tiempo de bajada = 0.05 ns, tiempo en bajo = 1 ns, periodo = 2.1 ns.
* List of nodes
* "Vsource" corresponds to n°3 //El voltaje Vsource se encuentra en el nodo 3
* "Vdrain" corresponds to n°4 //El voltaje Vdrain se encuentra en el nodo 4
* "Vgate" corresponds to n°5 //El voltaje Vgate se encuentra en el nodo 5
* MOS devices
MP1 4 5 3 1 TP W=40.00U L=12.13U //Se identifica el transistor como un P-MOS, además

encontramos el valor de W (ancho del transistor) = 40 u y L(longitud del canal) = 12.13u
* n-MOS Model 3 :
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 //Se identifica el voltaje

umbral(VTO) = 0.45, y el parámetro de transconductancia(KP) = 120u
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
* Transient analysis
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
Presentamos las capacitancias parásitas que se obtuvieron por el archivo cir.
C3 3 0 166.084fF
C4 4 0 94.500fF
C5 5 0 42.316fF
C3 = 166.084fF
C4 = 94.5fF
C5 = 42.316fF
4) Proponga un procedimiento teórico y/o en simulación, para hallar la resistencia

de conducción del transistor (revise y defina esta resistencia). Considere el
modelo de shichman hodges y asuma los parámetros de acuerdo a su layout.
El MOSFET en conducción se comporta como una resistencia. Las pérdidas en
conducción dependen entonces del valor de esta resistencia, que se trata de reducir al
máximo trabajando sobre las características constructivas.
Para calcular la resistencia en conducción, la región en la cual trabajaremos será la de
saturación.
𝐾𝑊
𝑉𝐺𝑆 < 𝑉𝑇𝐻 , 𝑉𝐺𝑆 − 𝑉𝑇𝐻 > 𝑉𝐷𝑆 → 𝐼𝐷 = (𝑉 − 𝑉𝑇𝐻 )2 𝑡𝑜𝑚𝑎𝑛𝑑𝑜 𝑉𝐷𝑆 = 𝑉𝐺𝑆 − 𝑉𝑇𝐻
2𝐿 𝐺𝑆
Entonces:
𝑉𝐷𝑆 1
= 𝑅𝐷 =
𝐼𝐷 𝐾𝑊
2𝐿 (𝑉𝐺𝑆 − 𝑉𝑇𝐻 )
Como datos tenemos:
_ 𝑉𝑇𝐻 = 𝑉𝑇𝑂 = −0.45.
_ 𝑉𝐺𝑆 = 2.5
_ K = 120u
_ W = 40u
_ L = 12.13u
Reemplazando obtenemos:
1 1
𝑅𝐷 = = = 1.713 𝑘𝛺
𝐾𝑊 120 ∗10−6 ∗ 40
2𝐿 (𝑉𝐺𝑆 − 𝑉𝑇𝐻 ) 2 ∗ 12.13 (2.5 − (−0.45))
BIBLIOGRAFIA:
- García, V. (2012, 15 noviembre). El Transistor MOSFET – Electrónica Práctica
Aplicada. diario electronico. https://www.diarioelectronicohoy.com/blog/el-transistor-
mosfet
- MANUAL PRÁCTICO DE MICROWIND Versiones 2 y 3 - PDF Free Download.
(2005). Elkyn Enrique Hernández Sanabria. https://docplayer.es/59799174-Manual-
practico-de-microwind-versiones-2-y-3.html
- Elementos Activos El Transistor MOSFET – Tecnológico de Costa Rica (2019).
http://www.ie.tec.ac.cr/aniruiz/teachings/activos/1S2020/Apuntes_Diapositivas%20Part
e%20II_Dr%20Juan%20Jos%C3%A9%20Montero.pdf

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Laboratorio de micro/nano sistemas electrónicos

“LAYOUT DE TRANSISTORES MOS”

Panduro Ruiz Angel Jesús

Se trata de una estructura MOS, de cuatro terminales, en la que el substrato

𝑉𝐺𝑆 : Voltaje Gate-Source.

Para generar el layout nos vamos a la opción de y luego a la opción de

Interpretación del layout:

- El sutrato: fondo negro de la pantalla de microwind que viene a ser la difusión

En esta opción podemos visualizar el comportamiento de Id vs Vds, para varios valores

Para el comportamiento dinámico nos vamos a la opción de que se encuentra

El comportamiento del transistor se describe de la siguiente manera:

GATE SOURCE SUSTRATO P

Se muestra la sección transversal del transistor NMOS.

DRAIN GATE SOURCE

Ventana de los pasos del proceso

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

* IC Technology: ST 0.25µm - 6 Metal

* "Vsource" corresponds to n°2 //El voltaje Vsource se encuentra en el nodo 2

* "Vdrain" corresponds to n°3 //El voltaje Vdrain se encuentra en el nodo 3

* "Vgate" corresponds to n°4 //El voltaje Vgate se encuentra en el nodo 4

MN1 3 4 2 0 TN W=40.00U L=12.00U //Se identifica el transistor como un N-MOS, además

C2 2 0 167.745fF //Capacitancia parásita en el nodo 2, el valor está en Femtofaradios (10^(-15)).

C3 3 0 134.651fF //Capacitancia parásita en el nodo 3 el valor está en Femtofaradios (10^(-15)).

C4 4 0 43.200fF //Capacitancia parásita en el nodo 4 el valor est’a en Femtofaradios (10^(-15)).

* n-MOS Model 3 : //Parámetros del transistor

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=130.00K //Se identifica el voltaje máximo.

+CGSO= 0.0p CGDO= 0.0p

.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=100.00K

+CGSO= 0.0p CGDO= 0.0p

.TRAN 0.80PS 50.00N

Presentamos las capacitancias parásitas que se obtuvieron por el archivo cir.

4) Proponga un procedimiento teórico y/o en simulación, para hallar la resistencia

El MOSFET en conducción se comporta como una resistencia. Las pérdidas en

En un transistor PMOS, el funcionamiento es inverso al del transistor NMOS ya que los

Ecuación del transistor P-MOS:

Interpretación del layout:

En esta opción podemos visualizar el comportamiento de Id vs Vds, para varios valores

El comportamiento del transistor se describe de la siguiente manera:

DRAIN GATE SOURCE

Se muestra la sección transversal del transistor PMOS.

DRAIN GATE SOURCE

Ventana de los pasos del proceso

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada

CIRCUIT C:\Users\DELL\Desktop\Universidad\8 ciclo\micro y nano

* IC Technology: ST 0.25µm - 6 Metal

* "Vsource" corresponds to n°3 //El voltaje Vsource se encuentra en el nodo 3

* "Vdrain" corresponds to n°4 //El voltaje Vdrain se encuentra en el nodo 4

* "Vgate" corresponds to n°5 //El voltaje Vgate se encuentra en el nodo 5

MP1 4 5 3 1 TP W=40.00U L=12.13U //Se identifica el transistor como un P-MOS, además

C2 1 0 714.975fF //Capacitancia parásita en el nodo 1, el valor está en Femtofaradios (10^(-15)).

C3 3 0 166.084fF //Capacitancia parásita en el nodo 3, el valor está en Femtofaradios (10^(-15)).

C4 4 0 94.500fF //Capacitancia parásita en el nodo 4, el valor está en Femtofaradios (10^(-15)).

C5 5 0 42.316fF //Capacitancia parásita en el nodo 5, el valor está en Femtofaradios (10^(-15)).

.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=130.00K

+CGSO= 0.0p CGDO= 0.0p

.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 //Se identifica el voltaje