UNIVERSIDAD NACIONAL MAYOR SE SAN

MARCOS

FACULTAD DE INGENIERIA ELECTRÓNICA, ELÉCTRICA,

TELECOMUNICACIONES Y BIOMÉDICA.

MICRO Y NANO SISTEMAS ELECTRÓNICOS

LABORATORIO Nº2

BASES DEL DISEÑO GEOMÉTRICO DE ASICs

DOCENTE: ALARCON MATUTTI, RUBEN

ALUMNO: VERA BRICEÑO, YERSSON JHONATAN

CODIGO: 17190035

INFORME N°02
 BASES DEL DISEÑO GEOMÉTRICO DE ASICs
PREGUNTAS
1. Presente el layout mínimo del inversor realizado por Ud. Considerar para
el layout el esquema de la Fig. A y la Fig. B del diagrama de barras
(STICK). Tratar de conseguir un layout de dimensiones mínimas. Mostrar
y describir las vistas de corte 2D y 3D.

Utilizando las reglas de diseño “lambda” se procede a hacer el layout del

transistor, teniendo en cuenta la Fig. A y Fig. B.

Fig. A. layout del inversor CMOS (mínimo)

Fig. B. Diagrama de barras

Para este caso de diseño, se empieza a colocar las difusiones, contactos y
metal con mucho cuidado respetando las reglas y tratando de conseguir un
área mínima para el diseño y así poder optimizar.

Figura 1. Layout diseñado en Microwind. (mínimo)

 Transistor PMOS

Drain
Gate

Source Transistor NMOS

Figura 2. Elementos del layout.

Seguidamente, se procede a mostrar el comportamiento dinámico del

inversor diseñado, en la figura 3, se puede apreciar claramente que se trata de
un inversor porque la señal Vout es la negación del Vin, y es lo que un
inversor debe hacer, negar u obtener a la salida el complemento de la señal
de entrada. Cuando la entrada es un “0” lógico, a su salida se obtiene un “1”
lógico, con lo que se comprueba el correcto funcionamiento del inversor, ya
que obedece a las características principales de dicho dispositivo.

Figura 3. Tabla de verdad del inversor

 Figura 4. Comportamiento dinámico del inversor.

A continuación, se muestra la figura 4, que muestra una vista en 2D del laytout del
inversor que se está diseñando, donde se puede apreciar el transistor N-MOS y al
transistor P-MOS, los contactos y el metal que une los transistores.

Figura 5. Vista 2D

A continuación, en la figura 5, se muestra una imagen en 3D del layout del inversor

que se ha diseñado, se puede ver la arquitectura completa que se está usando para el
diseño, y se forma capa por capa, iniciando con las difusiones n y p, el polylicilium,
los contactos y el metal que los une.
 Figura 6. Vista en 3D del layout del diseño.

2. Para el layout del inversor (muestre el procedimiento empleado):

- Hallar la frecuencia máxima de operación.

Para esta parte, lo que se toma de base es la gráfica del comportamiento
dinámico que describe el inversor, es decir, en la figura 3 se puede
observar que cuando la salida pasa de “0” lógico a “1” lógico existe un
retardo de 7ps, al igual que cuando la salida pasa de “1” lógico a “0”
lógico hay un retraso de 15ps, entonces haciendo un razonamiento, se
puede decir que, para que funcione bien el inversor se debe ingresar una
señal con un periodo mínimo de 15ps, y así se obtendría la frecuencia
máxima de operación, por lo que la frecuencia sería:

1
f máx = −12
=66.6 x 109=66.6 GHZ
15 x 10

- El área ocupada del layout.

Para el cálculo del área ocupada por el layout diseñado, se utiliza una
especie de regla y así encontrar las dimensiones y multiplicarlas para
encontrar un área, ya que es un rectángulo el espacio ocupado por el
layout del inversor que se ha diseñado.
Como se puede observar en la figura 6, si multiplicamos las dimensiones
de ancho y largo de ese rectángulo, podemos obtener el área ocupada.
Aocupada =18 xλx 56 xλ
Aocupada =1008 x λ 2
Aocupada =1008 x( 0.125 x 10−6 )2 m2
Aocupada =15.75 x 10−12 m2

Figura 7. Dimensiones para hallar el área ocupada.

3. Para el layout del inversor, extraer la descripción CIR (Spice) y la
descripción CIF (Caltch Intermediate Form) del inversor. En cada caso,
establecer las reglas principales de sintaxis y describir sus contenidos.

- Descripción. CIR

CIRCUIT C:\Users\yerss\Desktop\INVERSOR - copia.MSK // dirección

donde esta guardado el diseño.
*
* IC Technology: ST 0.25µm - 6 Metal // Tecnología utilizada por el
software.
*
VDD 1 0 DC 2.50 // Voltaje de alimentación o polarización entre
VDD y tierra.
VVin 6 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) // Voltaje
Vin que representa el voltaje de entrada y esta en forma de señales
de pulsos cuadradas, con sus respectivos valores de tiempos, de
subida y bajada.
*
* List of nodes // Lista de nodos.
* "Vout" corresponds to n°4 // El nodo 4 es asignado al voltaje de
salida que será visualizado.
* "Vin" corresponds to n°6 // El nodo 6 es asignado al voltaje de
entrada.
*
* MOS devices // Modelo.
MN1 0 6 4 0 TN W= 0.75U L= 0.25U // Dimensiones del transistor
tipo N diseñado.
MP1 4 6 1 1 TP W= 0.75U L= 0.25U // Dimensiones del transistor
tipo P diseñado.
 // Capacidades parasitas.
C2 1 0 2.217fF // Capacidad parasita entre el VDD y tierra
C3 1 0 0.548fF // Capacidad parasita entre el VDD del Nwell y
tierra.
C4 4 0 1.085fF // Capacidad parasita entre Vout y tierra
C6 6 0 0.125fF // Capacidad parasita entre el Vin y tierra.
*
* n-MOS Model 3 : // Modelo de diseño.
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 10.00N
.PROBE
.END

W=0.75um

L=0.25um

L=0.25um

W=0.75um

Figura 8. Dimensiones señaladas en el layout.

 0.548 fF

0.125fF

1.085fF

1.085fF

0.57 fF

0.125fF

Figura 9. Capacidades parasitas en el layout

- Descripción. Cif
( File : "C:\Users\yerss\Desktop\INVERSOR - copia.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 4/11/2020,18:55:20) // Ubicación del diseño en la PC
DS 1 1 1; 9 topcell;
L 1; // Coordenadas del nwell
P 4875,2000 7125,2000 7125,6250 4875,6250;
L 19; // Coordenadas de los contactos
P 5850,4225 6150,4225 6150,4525 5850,4525;
P 5850,-525 6150,-525 6150,-225 5850,-225;
P 5850,725 6150,725 6150,1025 5850,1025;
P 5850,2975 6150,2975 6150,3275 5850,3275;
P 5850,5475 6150,5475 6150,5775 5850,5775;
L 13; // Coordenadas de policilicium
P 5250,125 6750,125 6750,375 5250,375;
P 5250,375 5500,375 5500,3625 5250,3625;
P 5250,3625 6750,3625 6750,3875 5250,3875;
L 23; // Coordenadas del metal
P 5125,-750 6375,-750 6375,-250 5125,-250;
P 5625,4000 6375,4000 6375,4250 5625,4250;
P 5625,-250 6375,-250 6375,0 5625,0;
P 5625,500 6375,500 6375,1250 5625,1250;
P 5625,2750 6375,2750 6375,3500 5625,3500;
P 5125,4250 6375,4250 6375,4750 5125,4750;
P 5750,1250 6250,1250 6250,2750 5750,2750;
P 5625,5250 6375,5250 6375,6000 5625,6000;
L 2; // Coordenadas del área
P 5625,375 6375,375 6375,1250 5625,1250;
P 5625,-750 6375,-750 6375,125 5625,125;
P 5625,125 6375,125 6375,375 5625,375;
P 5625,5250 6375,5250 6375,6000 5625,6000;
P 5625,3875 6375,3875 6375,4750 5625,4750;
P 5625,2750 6375,2750 6375,3625 5625,3625;
P 5625,3625 6375,3625 6375,3875 5625,3875;
L 16; // Coordenadas de la difusión N
P 5375,125 6625,125 6625,1500 5375,1500;
P 5375,-1000 6625,-1000 6625,375 5375,375;
P 5375,-125 6625,-125 6625,625 5375,625;
P 5375,5000 6625,5000 6625,6250 5375,6250;
L 17; // Coordenadas de la difusión P
P 5375,3625 6625,3625 6625,5000 5375,5000;
P 5375,2500 6625,2500 6625,3875 5375,3875;
P 5375,3375 6625,3375 6625,4125 5375,4125;
L 60;
94 Vdd 6000,5625;
94 Vdd 5250,4625;
94 Vss 5250,-500;
94 Vin 5250,1875;
94 Vout 6125,1750;
DF;
C 1;
E

4875, 6250 7125, 6250

5850, 5775 6150, 5775

5850, 5475 6150, 5475

5850, 4525 6150, 4525

5850, 4225 6150, 4225

5250, 3875 6750, 3875
6750, 3625
5850, 3275 6150, 3275
6150, 4525
6150, 4525

5850, 2975 6150, 2975

4875, 2000 7125, 2000

5250, 1875 6125, 1750

5850, 1025 6150, 1025

5850, 725 6150, 725

6750, 375
5250,125 6750, 125
5850, -225 6150, -225

5250, -500

5850, -525 6150, -525

Figura 10. Coordenadas en el layout.

4. Presentar el layout del circuito mostrado en la figura C, revisar la teoría
de su funcionamiento y explique en detalle, página 165 del libro de texto.

Trigger Schmitt
Es un buffer especial que se caracteriza por su función de transferencia que
presenta histéresis; es decir, la tensión de conmutación cuando la entrada va
de “0” a “1” es diferente a la del caso en que la entrada va desde “1” a “0”.

Figura 11. Curva característica entrada-salida de un disparador de Schmitt.

La utilidad de esta característica para un pad de entrada se ilustra en la figura

12, en donde se muestra una forma de onda con reflexiones y ruido (por
ejemplo, causados por las interconexiones a nivel de PCB). Gracias a la
diferencia en la tensión de conmutación en un sentido y otro que presenta el
disparado de Schmitt, la salida del buffer presenta sólo una transición,
eliminado el ruido siempre que la amplitud de este no supere ciertos valores:
VDD-VTL para ruido de pulsos invertidos (desde VDD) y VTH para ruido
de pulso no invertido (desde 0v).

Figura 12. Comportamiento de un disipador de Schmitt.

 Figura 13. Esquema de transistores de un disipador de Schmitt.

El esquema eléctrico de un disparador de Schmitt se muestra en la figura 13.

Un análisis de este circuito demuestra que su comportamiento efectivamente
presenta histéresis: si se considera inicialmente la entrada en 0v y la salida
VDD (el nodo de salida conectado a VDD a través de los PMOS M4 y M5),
se tendrá que el transistor M6 estará cortado y el M3 en conducción,
forzando por tanto una tensión igual a VDD-Vtn en el surtidor de M2
(drenador de M1, estando ambos cortados ya que Vin es 0V). a medida que
la tensión de entrada Vin va subiendo, en el momento en que llega a Vtn, M1
se pondrá en conducción de forma que habrá una corriente desde VDD hasta
GND a través de M1 y M3 que dará lugar a una tensión intermedia de Vs2
dada por la expresión:

Finalmente:

Diseño del disparador de Schmitt en el software MicroWind2

 Figura 14. Layout del disparador de Schmitt.

Como se puede observar en las figuras, el disparador de Schmitt digitaliza la

señal de entrada, para este caso la señal de entrada es una sinusoidal, por lo
que cuando ingresa al disparador, este debido a que su comportamiento
presenta histéresis, encuadra la señal, es decir, lo vuelve en una señal
cuadrada, y esto se puede observar. La señal de salida es cuadrada y puede
tomarse como señal digital por presentar solo “1” y “0” lógicos. Entonces se
puede concluir que se logró el objetivo de diseñar un disparador de Schmitt y
que funciona correctamente.
 Figura 15. Comportamiento dinámico del disparador Schmitt.

Figura 16. Comportamiento dinámico del disparador de Schmitt.

- Descripción CIR

CIRCUIT C:\Users\yerss\OneDrive\Escritorio\TRIGGER
SCHMITT.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
*
* List of nodes
* "N4" corresponds to n°4
* "Vout" corresponds to n°6
* "N8" corresponds to n°8
* "Vin" corresponds to n°10
*
* MOS devices
MN1 8 6 1 0 TN W= 0.75U L= 0.25U
MN2 8 10 6 0 TN W= 0.75U L= 0.25U
MN3 0 10 8 0 TN W= 0.75U L= 0.25U
MP1 4 6 0 1 TP W= 0.75U L= 0.25U
MP2 4 10 1 1 TP W= 0.75U L= 0.25U
MP3 6 10 4 1 TP W= 0.75U L= 0.25U
*
C2 1 0 6.284fF
C4 4 0 1.531fF
C5 1 0 0.611fF
C6 6 0 1.625fF
C7 1 0 0.551fF
C8 8 0 1.617fF
C10 10 0 0.298fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
 .TEMP 27.0
.TRAN 0.80PS 5.00N
.PROBE
.END

- Descripción CIF
( File : "C:\Users\yerss\OneDrive\Escritorio\TRIGGER SCHMITT.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 8/11/2020,00:35:52)
DS 1 1 1;
9 topcell;
L 1;
P 8125,3875 13125,3875 13125,10125 8125,10125;
L 19;
P 8350,9600 8650,9600 8650,9900 8350,9900;
P 9350,-1275 9650,-1275 9650,-975 9350,-975;
P 10600,6100 10900,6100 10900,6400 10600,6400;
P 9350,7350 9650,7350 9650,7650 9350,7650;
P 9350,4850 9650,4850 9650,5150 9350,5150;
P 9350,-25 9650,-25 9650,275 9350,275;
P 10600,1350 10900,1350 10900,1650 10600,1650;
P 11850,1350 12150,1350 12150,1650 11850,1650;
P 9350,1350 9650,1350 9650,1650 9350,1650;
P 11850,6100 12150,6100 12150,6400 11850,6400;
P 11225,2600 11525,2600 11525,2900 11225,2900;
P 9350,6100 9650,6100 9650,6400 9350,6400;
P 9350,2600 9650,2600 9650,2900 9350,2900;
P 9350,8600 9650,8600 9650,8900 9350,8900;
L 13;
P 8500,-625 8750,-625 8750,8250 8500,8250;
P 8750,8000 10250,8000 10250,8250 8750,8250;
P 8750,-625 10250,-625 10250,-375 8750,-375;
P 11250,750 11500,750 11500,2375 11250,2375;
P 8750,5500 10250,5500 10250,5750 8750,5750;
P 8750,2000 10250,2000 10250,2250 8750,2250;
P 11000,2375 11750,2375 11750,3125 11000,3125;
P 11250,3125 11500,3125 11500,7000 11250,7000;
L 23;
P 9125,7125 9875,7125 9875,7875 9125,7875;
P 9125,8500 10375,8500 10375,9000 9125,9000;
P 9375,6625 9875,6625 9875,7125 9375,7125;
P 9125,2375 9875,2375 9875,2625 9125,2625;
P 9125,-875 9875,-875 9875,-750 9125,-750;
P 9125,-250 9875,-250 9875,500 9125,500;
P 8125,9375 8875,9375 8875,10125 8125,10125;
P 9375,3125 9875,3125 9875,4625 9375,4625;
P 9125,4625 9875,4625 9875,5375 9125,5375;
P 9125,9000 9875,9000 9875,9125 9125,9125;
P 11750,625 12250,625 12250,1125 11750,1125;
P 9375,500 9875,500 9875,1125 9375,1125;
P 11750,6625 12250,6625 12250,7125 11750,7125;
P 9125,-1500 9875,-1500 9875,-1375 9125,-1375;
P 11625,1125 12375,1125 12375,1875 11625,1875;
P 9125,6375 9875,6375 9875,6625 9125,6625;
P 9125,2625 12250,2625 12250,3125 9125,3125;
P 9125,1125 11125,1125 11125,1625 9125,1625;
P 9125,5875 11125,5875 11125,6375 9125,6375;
P 9125,8375 9875,8375 9875,8500 9125,8500;
P 11000,2375 11750,2375 11750,2625 11000,2625;
P 10375,6375 11125,6375 11125,6625 10375,6625;
P 11625,5875 12375,5875 12375,6625 11625,6625;
P 9125,1625 9875,1625 9875,1875 9125,1875;
P 10375,1625 11125,1625 11125,1875 10375,1875;
P 9125,-1375 12375,-1375 12375,-875 9125,-875;
L 2;
P 9125,1125 9875,1125 9875,2000 9125,2000;
P 9125,-375 9875,-375 9875,500 9125,500;
P 9125,-1500 9875,-1500 9875,-625 9125,-625;
P 8125,9375 8875,9375 8875,10125 8125,10125;
P 9125,-625 9875,-625 9875,-375 9125,-375;
P 9125,2000 9875,2000 9875,2250 9125,2250;
P 11250,1125 11500,1125 11500,1875 11250,1875;
P 11500,1125 12375,1125 12375,1875 11500,1875;
P 10375,1125 11250,1125 11250,1875 10375,1875;
P 9125,2250 9875,2250 9875,3125 9125,3125;
P 11500,5875 12375,5875 12375,6625 11500,6625;
P 10375,5875 11250,5875 11250,6625 10375,6625;
P 9125,8250 9875,8250 9875,9125 9125,9125;
P 9125,7125 9875,7125 9875,8000 9125,8000;
P 9125,5750 9875,5750 9875,6625 9125,6625;
P 9125,4625 9875,4625 9875,5500 9125,5500;
P 9125,5500 9875,5500 9875,5750 9125,5750;
P 9125,8000 9875,8000 9875,8250 9125,8250;
P 11250,5875 11500,5875 11500,6625 11250,6625;
L 16;
P 8875,875 10125,875 10125,2250 8875,2250;
P 8875,-625 10125,-625 10125,750 8875,750;
P 8875,-1750 10125,-1750 10125,-375 8875,-375;
P 7875,9125 9125,9125 9125,10375 7875,10375;
P 8875,-875 10125,-875 10125,-125 8875,-125;
P 8875,1750 10125,1750 10125,2500 8875,2500;
P 11000,875 11750,875 11750,2125 11000,2125;
P 11250,875 12625,875 12625,2125 11250,2125;
P 10125,875 11500,875 11500,2125 10125,2125;
P 8875,2000 10125,2000 10125,3375 8875,3375;
 L 17;
P 11250,5625 12625,5625 12625,6875 11250,6875;
P 10125,5625 11500,5625 11500,6875 10125,6875;
P 8875,8000 10125,8000 10125,9375 8875,9375;
P 8875,6875 10125,6875 10125,8250 8875,8250;
P 8875,5500 10125,5500 10125,6875 8875,6875;
P 8875,4375 10125,4375 10125,5750 8875,5750;
P 8875,5250 10125,5250 10125,6000 8875,6000;
P 8875,7750 10125,7750 10125,8500 8875,8500;
P 11000,5625 11750,5625 11750,6875 11000,6875;
L 60;
94 Vdd 8500,9625;
94 Vdd 12000,875;
94 Vss 12125,7000;
94 Vout 12000,2875;
94 Vss 12125,-1000;
94 Vdd 10250,8875;
94 Vin 8500,3500;
DF;
C 1;
E

5. Para el circuito digital MOS mostrado en la figura 17 analizar y

determinar la función lógica de salida del circuito. Presentar completo el
layout (manual y de menor área) y corroborar la función lógica mediante
la simulación.
Medir el área del layout y hallar la frecuencia máxima de operación.
 Figura 17. Circuito por completar.

- Funcionamiento del circuito.

El circuito de la figura 17 que se pide implementar, puede ser divido en
dos partes para su análisis, la primera parte pertenece a MUX de 2x1, es
decir, que S es la variable de control y Ln1 y Ln2 son las señales que se
reflejarán en la salida, dependiendo del valor de S, cuando S toma el
valor de “0” lógico, Ln1 se refleja en la salida; cuando S toma el valor de
“1” lógico, Ln1 se refleja en la salida. La otra parte del circuito viene a
ser un inversor, el que hace que a su salida final se muestre el
complemento de la entrada (salida del MUX) por lo tanto podría
considerarse al circuito como un MUX “negado”, o simplemente como
MUX con la salida negada.
Para un mejor análisis se muestra a continuación una tabla de valor del
circuito, claro está que se considera en dos partes.
 Figura 18. Circuito completo.

S Ln1 Ln2 F1
0 0 0 0 0
1 0 0 1 1
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 1 1 1 1
Tabla 1. Tabla de verdad del circuito MUX.

De la tabla 1 aplicando Karnaugh obtenemos la siguiente función:

F 1= Ś ln2+ SLn 1
Pero necesitamos saber F
F= F´ 1= Ś ln 2+´ SLn1
Por lo tanto:
F=ln´ 1 S + ln´ 2 Ś
 Figura 19. Layout del circuito pedido.

Figura 20. Dimensiones para determinar el área ocupada.

Aocupada =47 λx 75 λ
Aocupada =3525 x λ 2
Aocupada =x (0.125 x 10−6 )2 m2
Aocupada =55.07 x 10−12 m 2
- A continuación, se muestra el comportamiento dinámico del circuito de la
figura 17, en donde se puede comprobar el funcionamiento correcto de dicho
circuito. Por lo que se concluye que se realizó un diseño satisfactoriamente.

Figura 21. Comportamiento dinámico del circuito diseñado.

Figura 22. Comportamiento dinámico del circuito diseñado.

- Frecuencia de operación.

Como se puede observar en la figura, existen retrasos en la salida, entonces para

calcular la frecuencia máxima de operación se utiliza el mayor retraso, es decir,
que, para este caso en particular, se va a tomar el retraso mayor de 30 ps.
Entonces:
1 1
f máxima = =3.33 x 1010 Hz = 33.3 GHz
retrasomayor 30 x 10−12