MICRO Y NANO

ELECTRÓNICA
Laboratorio #1

LAYOUT DE TRANSISTORES MOS

PROFESOR: ALARCON MATUTTI RUBEN

ALUMNOS: APAESTEGUI CENTURION
FABRIZIO DAVID
HORARIO: LUNES 18 – 20 Hrs
 UNIVERSIDAD MAYOR DE SAN MARCOS
Decana de América
FACULTAD DE INGENIERIA ELECTRÓNICA
INFORME

1. TRANSISTOR NMOS:

- Revisar el modelo teórico de spice shichman hodges (nivel 1).

Identifique los terminales del transistor n-mos (drain, source, gate,
bulk) en su layout del transistor, muestre las ecuaciones del transistor
en la zona de corte, lineal, saturación. Interprete el layout realizado por
Ud.
- Muestre la pantalla de características estáticas, comportamiento
dinámico, vista de corte, vista 3D, identifique los parámetros de
dimensiones del layout
- Muestre la descripción .cir (spice) del layout, describa el significado de
cada línea de la descripcion, identifique las dimensiones W y L de
transistor, muestre en el layout la ubicación de las capacidades
parasitarias y su valor.
- Proponga un procedimiento para hallar la resistencia de conducción del
transistor (cuando opera en la zona de saturación). Considere el modelo
shichman hodges y asuma los parámetros de acuerdo a su layout

PROCESAMIENTO DIGITAL DE SEÑALES 1

 UNIVERSIDAD MAYOR DE SAN MARCOS
Decana de América
FACULTAD DE INGENIERIA ELECTRÓNICA

CIRCUIT C:\Users\Usuario\Desktop\pmossss.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVin 3 0 PULSE(0.00 2.00 2.05N 0.05N 0.05N 2.05N 4.20N)
VVg 4 0 PULSE(0.00 0.00 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "Vout" corresponds to n°2
* "Vin" corresponds to n°3
* "Vg" corresponds to n°4
*
* MOS devices
MP1 3 4 2 0 TP W= 0.75U L= 0.25U
*
C2 2 0 0.500fF
C3 3 0 0.500fF
C4 4 0 0.055fF
*
* n-MOS Model 3 :

PROCESAMIENTO DIGITAL DE SEÑALES 2

 UNIVERSIDAD MAYOR DE SAN MARCOS
Decana de América
FACULTAD DE INGENIERIA ELECTRÓNICA
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

Se muestran las características de las tecnologias utilizadas en el diseño del

transistor, los valores de las capacidades parasitarias, los nombres de los nodos
aplicados, el valor del voltaje de los clocks y la temperatura a la que trabajaria.

2. TRANSISTOR PMOS

PROCESAMIENTO DIGITAL DE SEÑALES 3

UNIVERSIDAD MAYOR DE SAN MARCOS
Decana de América
FACULTAD DE INGENIERIA ELECTRÓNICA

PROCESAMIENTO DIGITAL DE SEÑALES 4

 UNIVERSIDAD MAYOR DE SAN MARCOS
Decana de América
FACULTAD DE INGENIERIA ELECTRÓNICA
CIRCUIT example
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVin 3 0 PULSE(0.00 2.00 2.05N 0.05N 0.05N 2.05N 4.20N)
VVg 4 0 PULSE(0.00 0.00 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "Vout" corresponds to n°2
* "Vin" corresponds to n°3
* "Vg" corresponds to n°4
*
* MOS devices
MP1 3 4 2 0 TP W= 0.75U L= 0.25U
*
C2 2 0 0.500fF
C3 3 0 0.500fF
C4 4 0 0.055fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

Se muestran las características de las tecnologias utilizadas en el diseño del

transistor, los valores de las capacidades parasitarias, los nombres de los nodos
aplicados, el valor del voltaje de los clocks y la temperatura a la que trabajaria.

PROCESAMIENTO DIGITAL DE SEÑALES 5