UNIVERSIDADNACIONAL MAYOR DE

SAN MARCOS
Universidad del Perú, decana de América

FACULTAD DE INGENIERÍA ELECTRÓNICA, ELECTRICA Y

TELECOMUNICACIONES

LABORATORIO No 1

Nombre:

Matricula:

Profesor:

Curso: LABORATORIO DE MICRO/NANO SISTEMAS

ELECTRÓNICOS

Tema: “LAYOUT DE TRANSISTORES MOS”

Grupo: L-12

Horario:

Ciclo:
A) TRANSISTOR N-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en la zonas de corte, lineal, saturación.
Interprete el layout realizado por Ud.

Figura 1. Estructura del transistor nMos

Ecuaciones del transistor en:

 Zona de corte

I D =0
 Zona lineal

W V DS
I D =K P (V GS−V ¿ − )V DS
L 2
 Zona de saturación

K nW 2
I D= ( V GS−V ¿ )
2L

V ¿ =Tensión umbral del transistor

 Figura 2. Layout realizado

En el diseño realizado en microwind del nMos realizamos 3 capas uno con la capa de
difusión tipo N (color verde) el cual esta dopada con una concentración de electrones
que me representaran las terminales de drain (drenador) y source (fuente); la otra
capa es la capa de polisilicio (color rojo) la cual representa el terminal gate
(compuerta); y finalmente el substrato el cual es el fondo negro que es la difusión p.
2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los parámetros de dimensiones del layout.

Figura 3. Características estáticas

Figura 4. Comportamiento dinámico

Figura 5. Vista de corte

Figura 6. Vista en 3D

Figura 7. Medidas del Layout

Calculamos las dimensiones
0.625 µ m
¿ =0.125 µm
5
 Altura:
80∗¿ 80∗0.125 µm=10 µm
 Ancho:
55∗¿ 55∗0.125 µm=6.87 µm

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, mediante líneas punteadas: identifique y verifique las dimensiones
W y L de transistor, y muestre en el layout la ubicación de las capacidades parasitas y
su valor.

CIRCUIT C:\documentos de laptop\NACHO\UNIVERSIDAD - SAN MARCOS\CICLO 2022-1\

MICROELECTRONICA\LABORATORIO\LABO1\TRANS N-MOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVdrain 3 0 PULSE(0.00 2.50 3.00N 0.05N 0.05N 3.00N 6.10N)
VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "Vsource" corresponds to n°2
* "Vdrain" corresponds to n°3
* "Vgate" corresponds to n°4
*
* MOS devices
MN1 3 4 2 0 TN W= 7.50U L= 3.13U // VALORES DE W Y L DEFINIDOS EN EL LAYOUT
*
C2 2 0 4.535Ff //Capacidad parásita en el nodo 2
C3 3 0 4.535fF //Capacidad parásita en el nodo 3
C4 4 0 2.500fF //Capacidad parásita en el nodo 4
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6 //VTO es el voltaje umbral, y KP
//el parámetros de transconductancia del transistor

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

Figura 8. Layout capacidades parasitas nMos

4) Proponga un procedimiento, teórico y en simulación, para hallar la “resistencia de

conducción” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges y asuma los parámetros típicos de
acuerdo a su layout.
- Compare los valores de resistencia obtenidos e interprete la causa de la posible
diferencia.
Forma teórica
Tenemos en la zona de saturación (conducción):

K nW 2
I D= ( V GS−V ¿ )
2L
V DS
R D=
ID
Usaremos la ecuación anterior para hallar la resistencia de conducción R Dcuando esta
opera en la zona de saturación.
Para ello tomaremos los valores proporcionados por el layout de microwind como:
Donde VTO =0.45 es el voltaje umbral VT
KP=300.000E-6=300u es el parámetros de transconductancia del transistor
W= 7.5um L= 3.13um
Con los datos dados, reemplazamos:

−6 −6
300∗10 ∗7.5∗10 ( 2
I D= −6
2.5−0.45 )
2∗3.13∗10
I D =1.51 mA

Para hallar la resistencia:

V DS 2.5−0.45
R D= = =1.358 kΩ
ID 1.51 mA

Forma práctica (simulación)

1.7
Por medio de la gráfica obtenemos una resistencia de =1.98 kΩ
860 u
Esta diferencia se da probablemente por el level 3 ya que en el level 1me sale una
2
resistencia de =1.29 kΩ el cual es muy parecido al encontrado teóricamente.
1520u

B) TRANSISTOR P-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los terminales del
transistor P-MOS (drain, source, gate, bulk) en su layout del transistor, muestre las ecuaciones
del transistor en la zonas de corte, lineal, saturación. Interprete el layout realizado por Ud.

Figura 9. Estructura del transistor nMos

Ecuaciones del transistor en:

 Zona de corte

I D =0
 Zona lineal

W V
I D =K P (V GS−V ¿ − DS )V DS
L 2
 Zona de saturación

K nW 2
I D= ( V GS−V ¿ )
2L

V ¿ =Tensión umbral del transistor

Figura 10. Layout realizado

En el diseño realizado en microwind del pMos realizamos las capas primero con la capa de
difusión tipo P (color mostaza) que me representaran las terminales de drain (drenador) y source
(fuente) ambas son de tipo P (“P+ diffusion”); la otra capa es la capa de polisilicio (color rojo)
la cual representa el terminal gate (compuerta); y finalmente el substrato el cual en el transistor
MOS tipo P debe estar construido por una región N especialmente creada llamada “N well“ o
también llamada “pozo N” el cual se puede ver en la figura 9 todas estas capas .
2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de
corte, vista 3D, identifique los parámetros de dimensiones del layout.
Figura 11. Características estáticas

Figura 12. Comportamiento dinámico

Figur
a 13. Vista de corte
 Figura 14. Vista en 3D

Figura 15. Medidas del Layout

Calculamos las dimensiones

0.625 µ m
¿ =0.125 µm
5
 Altura:
83∗¿ 83∗0.125 µm=10.375 µm
 Ancho:
95∗¿ 95∗0.125 µm=11.875 µm
3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea
de la descripción, mediante líneas punteadas: identifique y verifique las dimensiones
W y L de transistor, y muestre en el layout la ubicación de las capacidades parasitas y
su valor.

CIRCUIT C:\documentos de laptop\NACHO\UNIVERSIDAD - SAN MARCOS\CICLO 2022-1\

MICROELECTRONICA\LABORATORIO\LABO1\TRANS P-MOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVdrain 4 0 PULSE(0.00 2.50 3.00N 0.05N 0.05N 3.00N 6.10N)
VVgate 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes //LISTA DE LOS NODOS
* "Vsource" corresponds to n°3
* "Vdrain" corresponds to n°4
* "Vgate" corresponds to n°5
*
* MOS devices
MP1 4 5 3 1 TP W= 7.50U L= 3.13U // VALORES DE W Y L DEFINIDOS EN EL LAYOUT
*
C2 1 0 23.525fF //Capacidad parásita en el nodo 1
C3 3 0 4.008fF //Capacidad parásita en el nodo 3
C4 4 0 4.008fF //Capacidad parásita en el nodo 4
C5 5 0 2.187fF //Capacidad parásita en el nodo 5
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 //VTO es el voltaje umbral, y KP
// el parámetros de transconductancia del transistor

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
 Figura 16. Layout capacidades parasitas pMos

4) Proponga un procedimiento, teórico y en simulación, para hallar la “resistencia de

conducción” del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges y asuma los parámetros típicos de
acuerdo a su layout.
- Compare los valores de resistencia obtenidos e interprete la causa de la posible
diferencia.

Tenemos en la zona de saturación (conducción):

K nW 2
I D= ( V GS−V ¿ )
2L
V DS
R D=
ID

Usaremos la ecuación anterior para hallar la resistencia de conducción R Dcuando esta

opera en la zona de saturación.
Para ello tomaremos los valores proporcionados por el layout de microwind como:
Donde VTO =0.45 es el voltaje umbral VT
KP=120.000E-6=120u es el parámetros de transconductancia del transistor
W= 7.5um L= 3.13um
Con los datos dados, reemplazamos:

120∗10−6∗7.5∗10−6 ( 2
I D= −6
2.5−0.45 )
2∗3.13∗10
I D =0.60 mA
Para hallar la resistencia:
 V DS 2.5−0.45
R D= = =3.42 kΩ
ID 0.60 mA

Forma práctica (simulación)

1.75
Por medio de la gráfica obtenemos una resistencia de =4.86 kΩ
360u
Esta diferencia se da probablemente por el level 3 ya que en el level 1me sale una
1.85
resistencia de =3.03 kΩ el cual es muy parecido al encontrado teóricamente.
610u
BIBLIOGRAFIA

https://pdfslide.net/documents/manual-practico-de-microwind-en-espanol.html?page=18

https://www.mksinst.com/n/mosfet-physics