“Año de la Universalización de la Salud”

UNIVERSIDAD NACIONAL MAYOR

DE SAN MARCOS
(Universidad del Perú, DECANA DE AMERICA)

FACULTAD DE INGENIERIA ELECTRONICA Y

ELECTRICA Y TELECOMUNICACIONES

CURSO: LABORATORIO DE MICRO/NANO

SISTEMAS ELECTRONICOS

TEMA:
LABORATORIO N°1
“LAYOUT DE TRANSISTORES MOS”

PROFESOR: DR. RUBEN VIRGILIO ALARCON MATUTTI

ALUMNO: DIAZ MACHUCA DANIEL

CÓDIGO: 10190017

2020
 LABORATORIO No 1
“LAYOUT DE TRANSISTORES MOS”

A) TRANSISTOR N-MOS

1) Revisar el modelo teórico de SPICE SHICHMAN HODGES (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación. Interprete el
layout realizado por Ud.

MODELO SEGÚN SPICE SHICHMAN HODGES (NIVEL 1)

LAYOUT DE TRANSISTOR TIPÓ N-MOS SIMBOLO DEL

TRANSISTOR N-MOS

TERMINALES
Drain: Drenador W: Ancho de la Difusión
Source: Surtidor L: Longitud de Canal de Conducción
Gate: Compuerta
Bulk: Sustrato

Ecuaciones del transistor en las zonas de corte, lineal, saturación.

 Región de corte:
𝑽𝑮𝑺 ≤ 𝑽𝑻𝑯 → 𝑰𝑫𝑺 = 𝟎 𝑨

 Región Lineal – Óhmica: 𝟎 ≤ 𝑽𝑫𝑺 ≤ 𝑽𝑮𝑺 − 𝑽𝑻𝑯

𝑲𝑷 𝑾
𝑰𝑫𝑺 = . . 𝑽 . [𝟐(𝑽𝑮𝑺 − 𝑽𝑻𝑯 ) − 𝑽𝑫𝑺 ]. (𝟏 + 𝑳𝑨𝑴𝑩𝑫𝑨. 𝑽𝑫𝑺 ) 𝑨
𝟐 𝑳 𝑫𝑺

𝑳𝑨𝑴𝑩𝑫𝑨: 𝐦𝐨𝐝𝐮𝐥𝐚𝐜𝐢ó𝐧 𝐝𝐞 𝐥𝐚 𝐥𝐨𝐧𝐠𝐢𝐭𝐮𝐝 𝐝𝐞𝐥 𝐜𝐚𝐧𝐚𝐥

𝑺𝒊 𝑳𝑨𝑴𝑩𝑫𝑨 ≅ 𝟎 𝑽−𝟏 :

𝑲𝒑 𝑾
𝑰𝑫𝑺 = (𝟐(𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝑽𝑫𝑺 − 𝑽𝑫𝑺 𝟐 ) 𝑨
𝟐 𝑳
  Región de Saturación: 𝟎 ≤ 𝑽𝑮𝑺 − 𝑽𝑻𝑯 ≤ 𝑽𝑫𝑺

𝑲𝑷 𝑾
𝑰𝑫𝑺 = . . (𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝟐 . (𝟏 + 𝑳𝑨𝑴𝑩𝑫𝑨. 𝑽𝑫𝑺 ) 𝑨
𝟐 𝑳

𝑳𝑨𝑴𝑩𝑫𝑨: 𝐦𝐨𝐝𝐮𝐥𝐚𝐜𝐢ó𝐧 𝐝𝐞 𝐥𝐚 𝐥𝐨𝐧𝐠𝐢𝐭𝐮𝐝 𝐝𝐞𝐥 𝐜𝐚𝐧𝐚𝐥

𝑺𝒊 𝑳𝑨𝑴𝑩𝑫𝑨 ≅ 𝟎 𝑽−𝟏 :

𝑲𝒑 𝑾
𝑰𝑫𝑺 = (𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝟐 𝑨
𝟐 𝑳

 Voltaje Umbral:

𝑽𝑻𝑯 = 𝑽𝑻𝑶 + 𝑮𝑨𝑴𝑴𝑨(√𝟐. 𝑷𝑯𝑰 − 𝑽𝑩𝑺 − √𝟐𝑷𝑯𝑰) 𝑽

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,

vista 3D, identifique los parámetros de dimensiones del layout.

CARACTERISTICAS ESTATICAS ID vs VD

CARACTERISTICAS ESTATICAS ID vs VG
COMPORTAMIENTO DINAMICO

SATURACION CORTE

En la zona de saturación el “CERO LOGICO” está bien definido, pero esto no ocurre
con el “UNO LOGICO” que está a 0.46 V por debajo del nivel de 2.5 V.
En la zona de corte el transistor N-MOS tiene un comportamiento como de alta
impedancia.

CORTE TRANSVERSAL TRANSISTOR N-MOS

L
VISTA 3D DEL TRANSISTOR N-MOS

DIMENSIONES DEL TRANSISTOR N-MOS EN LAYOUT

L=0.625 µm

W=0.875 µm

ANCHO=19*λ
ANCHO=19*0.125µm=2.375 µm

W=7* λ=0.875 µm

ALTO=21*λ
ALTO=21*0.125µm=2.625 µm

L=5*λ=0.625 µm

AREA = 19*21*𝝀𝟐 = 6.234375 𝝁𝒎𝟐

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de la
descripción, identifique las dimensiones W y L de transistor, muestre en el layout la
ubicación de las capacidades parasitas y su valor.
CIRCUIT D:\DANIEL\MICROELECTRONICA\LABO MICRO\Microwind2
beta\LABORATORIO1\NMOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VDRAIN 2 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)
VGATE 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "DRAIN" corresponds to n°2
* "SOURCE" corresponds to n°3
* "GATE" corresponds to n°4
*
* MOS devices
MN1 3 4 2 0 TN
W= 0.88U --- W: ANCHO DE LA DIFUSION
L= 0.63U --- L: LONGITUD DE CANAL DE CONDUCCION
*
C2 2 0 0.398Ff --- (CAPACITANCIA PARASITA ENTRE DRAIN Y TIERRA)
C3 3 0 0.398Ff --- (CAPACITANCIA PARASITA ENTRE SOURCE Y TIERRA)
C4 4 0 0.119Ff --- (CAPACITANCIA PARASITA ENTRE GATE Y TIERRA)

*
* n-MOS Model 1 :
*
.MODEL TN NMOS LEVEL=1

VTO=0.45 ---(𝐓𝐄𝐍𝐒𝐈𝐎𝐍 𝐔𝐌𝐁𝐑𝐀𝐋 𝐍𝐎𝐌𝐈𝐍𝐀𝐋 PARA VSB= 0 V)

KP=300.000E-6 ---(PARÁMETRO DE TRANSCONDUCTANCIA)
+GAMMA=0.400 ---(PARÁMETRO DE EFECTO SUBSTRATO)
PHI=0.200 ---(SUPERFICIE DE POTENCIAL)
*
* p-MOS Model 1:
*
.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6
+GAMMA=0.400 PHI=0.200
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
LAYOUT DE TRANSISTOR N-MOS Y SUS CAPACITANCIAS PARASITAS

L=0.625 µm

W=0.875 µm

4) Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando

opera en la zona de saturación). Considere el modelo de Shichman Hodges y asuma los
parámetros de acuerdo a su layout.

En condiciones de Saturación:
𝟎 ≤ 𝑽𝑮𝑺 − 𝑽𝑻𝑯 ≤ 𝑽𝑫𝑺

𝑲𝒑 𝑾
𝑰𝑫𝑺 = (𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝟐 𝑨
𝟐 𝑳

Cuando VSB≠0 V, la expresión de la tensión umbral queda modificada por:

𝑽𝑻𝑯 = 𝑽𝑻𝑶 + 𝑮𝑨𝑴𝑴𝑨 (√𝟐 ∗ 𝑷𝑯𝑰 − 𝑽𝑺𝑩 − √𝟐 ∗ 𝑷𝑯𝑰) 𝑉

𝑽𝑻𝑶 : 𝑇𝑒𝑛𝑠𝑖𝑜𝑛 𝑈𝑚𝑏𝑟𝑎𝑙 𝑁𝑜𝑚𝑖𝑛𝑎𝑙 para VSB= 0 V

En nuestro caso VSB=0V, sustrato a tierra:

𝑽𝑻𝑯 = 𝑽𝑻𝑶 =0.45 V

𝟑𝟎𝟎 ∗ 𝟏𝟎−𝟔 𝟎. 𝟖𝟖
𝑰𝑫𝑺 = (𝑽 − 𝟎. 𝟒𝟓)𝟐 𝑨
𝟐 𝟎. 𝟔𝟑 𝑮𝑺

Para 𝑽𝑮𝑺 = 2.5 V:

𝟑𝟎𝟎 ∗ 𝟏𝟎−𝟔 𝟎. 𝟖𝟖
𝑰𝑫𝑺 = (𝟐. 𝟓 − 𝟎. 𝟒𝟓)𝟐 = 𝟎. 𝟖𝟖𝟎 𝒎𝑨
𝟐 𝟎. 𝟔𝟑
𝑽𝑫𝑺 (𝟐.𝟓−𝟎.𝟒𝟓)𝑽
𝑹𝑫𝑺 = = = 𝟐. 𝟑𝟐𝟗 𝑲𝛀
𝑰𝑫𝑺 𝟎.𝟖𝟖𝟎 𝒎𝑨
B) TRANSISTOR P-MOS

1) Revisar el modelo teórico de SPICE SHICHMAN HODGES (nivel 1), identifique los
terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor,
muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación. Interprete el
layout realizado por Ud.

Modelo según SPICE SHICHMAN HODGES (nivel 1) SIMBOLO DEL

TRANSISTOR P-MOS

TERMINALES
Drain: Drenador W: Ancho de la Difusión
Source: Surtidor L: Longitud de Canal de Conducción
Gate: Compuerta
Bulk: Sustrato

Ecuaciones del transistor en las zonas de corte, lineal, saturación.

 Región de corte:
𝑽𝑮𝑺 ≤ 𝑽𝑻𝑯 → 𝑰𝑫𝑺 = 𝟎 𝑨

 Región Lineal – Óhmica: 𝟎 ≤ 𝑽𝑫𝑺 ≤ 𝑽𝑮𝑺 − 𝑽𝑻𝑯

𝑲𝑷 𝑾
𝑰𝑫𝑺 = . . 𝑽 . [𝟐(𝑽𝑮𝑺 − 𝑽𝑻𝑯 ) − 𝑽𝑫𝑺 ]. (𝟏 + 𝑳𝑨𝑴𝑩𝑫𝑨. 𝑽𝑫𝑺 ) 𝑨
𝟐 𝑳 𝑫𝑺

𝑳𝑨𝑴𝑩𝑫𝑨: 𝐦𝐨𝐝𝐮𝐥𝐚𝐜𝐢ó𝐧 𝐝𝐞 𝐥𝐚 𝐥𝐨𝐧𝐠𝐢𝐭𝐮𝐝 𝐝𝐞𝐥 𝐜𝐚𝐧𝐚𝐥

𝑺𝒊 𝑳𝑨𝑴𝑩𝑫𝑨 ≅ 𝟎 𝑽−𝟏 :

𝑲𝒑 𝑾
𝑰𝑫𝑺 = (𝟐(𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝑽𝑫𝑺 − 𝑽𝑫𝑺 𝟐 ) 𝑨
𝟐 𝑳
  Región de Saturación: 𝟎 ≤ 𝑽𝑮𝑺 − 𝑽𝑻𝑯 ≤ 𝑽𝑫𝑺

𝑲𝑷 𝑾
𝑰𝑫𝑺 = . . (𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝟐 . (𝟏 + 𝑳𝑨𝑴𝑩𝑫𝑨. 𝑽𝑫𝑺 ) 𝑨
𝟐 𝑳

𝑳𝑨𝑴𝑩𝑫𝑨: 𝐦𝐨𝐝𝐮𝐥𝐚𝐜𝐢ó𝐧 𝐝𝐞 𝐥𝐚 𝐥𝐨𝐧𝐠𝐢𝐭𝐮𝐝 𝐝𝐞𝐥 𝐜𝐚𝐧𝐚𝐥

𝑺𝒊 𝑳𝑨𝑴𝑩𝑫𝑨 ≅ 𝟎 𝑽−𝟏 :

𝑲𝒑 𝑾
𝑰𝑫𝑺 = (𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝟐 𝑨
𝟐 𝑳

 Voltaje Umbral:

𝑽𝑻𝑯 = 𝑽𝑻𝑶 + 𝑮𝑨𝑴𝑴𝑨(√𝟐. 𝑷𝑯𝑰 + 𝑽𝑩𝑺 − √𝟐𝑷𝑯𝑰) 𝑽

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,

vista 3D, identifique los parámetros de dimensiones del layout.

CARACTERISTICAS ESTATICAS ID vs VD

CARACTERISTICAS ESTATICAS ID vs VG
COMPORTAMIENTO DINAMICO

CORTE SATURACION

En la zona de saturación el “UNO LOGICO” está bien definido, pero esto no ocurre
con el “CERO LOGICO” que no está a 0 V sino que está a un nivel de voltaje por
encima de 0V por efecto de la degradación.
En la zona de corte el transistor N-MOS tiene un comportamiento como de alta
impedancia.

CORTE TRANSVERSAL TRANSISTOR P-MOS

VISTA 3D DEL TRANSISTOR P-MOS

W
DIMENSIONES DEL TRANSISTOR P-MOS EN LAYOUT

DIFUSION TIPO P

L=1.13 µm
POLISILICIO

W=2 µm

DIFUSION TIPO P

ANCHO=33*λ
ANCHO=33*0.125µm=4.125 µm

W=16* λ=16*0.125µm=2 µm

ALTO=35*λ
ALTO=35*0.125µm=4.375 µm

L=9* λ=9*0.125µm=1.13 µm

AREA =33*35*𝝀𝟐 = 18.047 𝝁𝒎𝟐

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de la
descripción, identifique las dimensiones W y L de transistor, muestre en el layout la
ubicación de las capacidades parasitas y su valor.

CIRCUIT D:\DANIEL\MICROELECTRONICA\LABO MICRO\Microwind2

beta\LABORATORIO1\PMOS.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VDRAIN 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)
VGATE 5 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "DRAIN" corresponds to n°3
* "SOURCE" corresponds to n°4
* "GATE" corresponds to n°5
*
* MOS devices
MP1 4 5 3 1 TP
W= 2.00U --- ANCHO DE LA DIFUSION
L= 1.13U --- CANAL DE CONDUCCION
*
C2 1 0 6.483fF (CAPACITANCIA PARASITA ENTRE SUSTRATO TIPO N+ Y SUSTRATO)
C3 3 0 1.057fF (CAPACITANCIA PARASITA ENTRE DRAIN Y SUSTRATO)
C4 4 0 1.057fF (CAPACITANCIA PARASITA ENTRE SOURCE Y SUSTRATO)
C5 5 0 0.371fF (CAPACITANCIA PARASITA ENTRE GATE Y SUSTRATO)
*
* n-MOS Model 1 :
*
.MODEL TN NMOS LEVEL=1
VTO=0.45
KP=300.000E-6
+GAMMA=0.400
PHI=0.200
*
* p-MOS Model 1:
*
.MODEL TP PMOS LEVEL=1
VTO=-0.45 (𝐓𝐄𝐍𝐒𝐈𝐎𝐍 𝐔𝐌𝐁𝐑𝐀𝐋 𝐍𝐎𝐌𝐈𝐍𝐀𝐋 PARA VSB= 0 V)
KP=120.000E-6 ( PARÁMETRO DE TRANSCONDUCTANCIA)
+GAMMA=0.400 (PARÁMETRO DE EFECTO SUBSTRATO)
PHI=0.200 (SUPERFICIE DE POTENCIAL)
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
 LAYOUT DE TRANSISTOR P-MOS Y SUS CAPACITANCIAS PARASITAS

DIFUSION TIPO P

POLISILICIO

DIFUSION TIPO P

4) Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando

opera en la zona de saturación). Considere el modelo de Shichman Hodges y asuma los
parámetros de acuerdo a su layout.

En condiciones de Saturación:
𝟎 ≤ 𝑽𝑮𝑺 − 𝑽𝑻𝑯 ≤ 𝑽𝑫𝑺

𝑲𝒑 𝑾
𝑰𝑫𝑺 = (𝑽𝑮𝑺 − 𝑽𝑻𝑯 )𝟐 𝑨
𝟐 𝑳

Cuando VSB≠0 V, la expresión de la tensión umbral queda modificada por:

𝑽𝑻𝑯 = 𝑽𝑻𝑶 + 𝑮𝑨𝑴𝑴𝑨 (√𝟐 ∗ 𝑷𝑯𝑰 + 𝑽𝑺𝑩 − √𝟐 ∗ 𝑷𝑯𝑰) 𝑉

𝑽𝑻𝑶 : 𝑇𝑒𝑛𝑠𝑖𝑜𝑛 𝑈𝑚𝑏𝑟𝑎𝑙 𝑁𝑜𝑚𝑖𝑛𝑎𝑙 para VSB= 0 V

En nuestro caso VSB=0V, sustrato a tierra:

𝑽𝑻𝑯 = 𝑽𝑻𝑶 = - 0.45 V

𝟏𝟐𝟎 ∗ 𝟏𝟎−𝟔 𝟐
𝑰𝑫𝑺 = (𝑽 + 𝟎. 𝟒𝟓)𝟐 𝑨
𝟐 𝟏. 𝟏𝟑 𝑮𝑺

VGS = 0 V:
𝟏𝟐𝟎 ∗ 𝟏𝟎−𝟔 𝟐
𝑰𝑫𝑺 = (𝟎 + 𝟎. 𝟒𝟓)𝟐 = 𝟎. 𝟎𝟐𝟏 𝒎𝑨
𝟐 𝟏. 𝟏𝟑
𝑽𝑫𝑺 (𝟎+𝟎.𝟒𝟓)𝑽
𝑹𝑫𝑺 = = = 𝟐𝟏. 𝟒𝟐𝟖 𝑲𝛀
𝑰𝑫𝑺 𝟎.𝟎𝟐𝟏𝒎𝑨