Código Revisión

INSTRUMENTO DE EVALUACIÓN :
F-SGC- 00
033

DATOS GENERALES DEL INSTRUMENTO.

División: Industrial.
FDC*/Carrera: Ingeniería en Mecatrónica
Asignatura: Dispositivos Digitales Programables
Cuat.-Gpo(s): 10 A Fecha de aplicación:
Unidad(es) de aprendizaje y/o tema(s) a evaluar.
Unidad 1.- Entorno de programación de los dispositivos lógicos programables (PLD's).
Práctica 2: Descripción de un programa con VHDL
Especificar con una “X” el tipo de instrumento de evaluación a utilizar (señalar sólo uno).
Tec. evaluación para el SABER Tec. evaluación para el SABER HACER + SER
Prueba oral (entrevista) Otro (Especificar): Proyectos Otro (Especificar):
Prueba escrita X Prácticas, ejercicios, demostraciones
Trabajo investigación Rúbrica
Ensayo, informe Lista de cotejo
Guía de observación

Profesor(es) de la asignatura: Sixto Enrique López Barea

Nombre del alumno: Avalos Nava Luis Miguel Calificación (puntaje):

CONTENIDO DEL INSTRUMENTO DE EVALUACIÓN

Práctica no. 2
Descripción de un programa con VHDL
CONTENIDO DE LA PRÁCTICA
1. OBJETIVO:

El alumno comprenderá la descripción de los componentes principales de la descripción de circuitos

integrados en VHDL.

2. INTRODUCCIÓN

Los dispositivos lógicos programables (o PLD, por sus siglas en inglés) favorecen la integración de
aplicaciones y desarrollos lógicos mediante el empaquetamiento de soluciones en un circuito integrado. El
resultado es la reducción de espacio físico dentro de la aplicación; es decir, se trata de dispositivos fabricados y
revisados que se pueden personalizar desde el exterior mediante diversas técnicas de programación.

La estructura general de un programa en VHDL está formada por módulos o unidades de diseño, cada uno de
ellos compuesto por un conjunto de declaraciones e instrucciones que definen, describen, estructuran, analizan y
evalúan el comportamiento de un sistema digital. Existen cinco tipos de unidades de diseño en VHDL:
declaración de entidad (entity declaration), arquitectura (architecture), configuración (configuration), declaración
del paquete (package declaration) y cuerpo del paquete (package body). En el desarrollo de programas en VHDL
pueden utilizarse o no tres de los cinco módulos, pero dos de ellos (entidad y arquitectura) son indispensables en
la estructuración de un programa.

*FDC: familia de carreras

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F-SGC- 00

3. DESARROLLO.: Describir por VHDL los siguientes circuitos trabajados en clase:

a) Declare la entidad del circuito lógico mostrado (mediante vectores.).

1 --Declaración de entidades mediante vectores

2 entity circuito is
3 port (a,b: in bit_vector(3 downto0);
4 F: outbit));
5 end circuito;

b) Describa mediante declaraciones del tipo if-then-else el funcionamiento de las compuertas AND,
NAND, NOR mostradas en las figuras con base en las tablas de verdad.(anexar compuerta OR)

Compuerta OR

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F-SGC- funcional
1 —Declaración 00
2 library ieee;
3 use ieee.std_logic_1164.all;
4 entity com_or is
5 port( a,b:instd_logic;
6 f:outstd_logic);
7 end com_or;
8 architecture funcional of com_oris
9 begin
10 process (a,b) begin
11 if(a='0' and b='0') then
12 f<='0';
13 else
14 f<='1';
15 end if;
16 end process;
17 end funcional;
Compuerta NOR

1 —Declaración funcional
2 library ieee;
3 use ieee.std_logic_1164.all;
4 entity com_or is
5 port( a,b:instd_logic;
6 f:outstd_logic);
7 end com_or;
8 architecture funcional of com_oris
9 begin
10 process (a,b) begin
11 if(a='0' and b='0') then
12 f<='1';
13 else
14 f<='0';
15 end if;
16 end process;
17 end funcional;
Compuerta AND

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INSTRUMENTO DE EVALUACIÓN n:
F-SGC- 00

1 —Declaración funcional
2 library ieee;
3 use ieee.std_logic_1164.all;
4 entity com_or is
5 port( a,b:instd_logic;
6 f:outstd_logic);
7 end com_or;
8 architecture funcional of com_oris
9 begin
10 process (a,b) begin
11 if(a='1'and b='1') then
12 f<='1';
13 else
14 f<='0';
15 end if;
16 end process;
17 end funcional;

Compuerta NAND

1 —Declaración funcional
2 library ieee;
3 use ieee.std_logic_1164.all;
4 entity com_or is
5 port( a,b:instd_logic;
6 f:outstd_logic);
7 end com_or;
8 architecture funcional of com_oris
9 begin
10 process (a,b) begin
11 if(a='1'and b='1') then
12 f<='0';
13 else
14 f<='1';
15 end if;
16 end process;
17 end funcional;

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F-SGC- 00
4. CONCLUSIONES:

CRITERIOS DE EVALUACION

Criterio Punt Puntos por sección

os
a) Circuito VHDL 2
b) Compuertas VHDL 5
Anexo compuerta OR 1
Evidencias limpias y ordenadas (legibles) 1
Entrego en tiempo y forma 1
Total 10

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 VALIDACION DE LA ACADEMIA*

Nombre de los integrantes de la academia Fir

ma
MIM. Sixto López Barea

* Este apartado solo se llenará para la entrega de este instrumento a la División correspondiente.