PRÁCTICA DE LABORATORIO No 2:

Amplificadores con JFET - Configuración por

Divisor de Tensión
Leonardo garrido-Jaime Gándara- Pedro Tovar
Universidad De Sucre-Tecnología en Electrónica Industrial

Resumen: La práctica de laboratorio

estuvo basada en Amplificadores con
JFET - Configuración por Divisor de
Tensión. Primeramente, se presentó el
diseño del circuito, luego se diseñó una
etapa de amplificación por divisor de
tención y se realizaron los cálculos para
corrientes, voltajes y resistencia, se
implementa simulación mediante
software proteus y multisim .

Palabras Clave: transistor JFET,

Divisor de tención, Ganancia, Curva de
Transconductancia. ]

II. MATERIALES
I. INTRODUCCION
Componentes:
El transistor de efecto campo (FET, del -Un JFET K30a
inglés field-effect transistor) es un -resistencias: 2𝐾Ω, 680Ω, 4,7𝐾Ω y
transistor que usa el campo eléctrico para 180𝐾Ω.
controlar la forma y, por lo tanto, la
conductividad de un canal que transporta un
solo tipo de portador de carga, por lo que
también suele ser conocido como transistor
unipolar. Es un semiconductor que posee
tres terminales, denominados puerta
(representado con la G), drenador (D) y
fuente (S). La puerta es el terminal
equivalente a la base del transistor de unión
bipolar (BJT), de cuyo funcionamiento se
diferencia, ya que en el FET, el voltaje
aplicado entre la puerta y la fuente controla
la corriente que circula en el drenaje. Se
dividen en dos tipos los de canal N y los de
canal P, dependiendo del tipo de material
del cual se compone el canal del dispositivo
III. PROCEDIMIENTO
1- Tomando como ejemplo el circuito de
la Figura No. 1 se realizó el diseño del 𝑉𝐺𝑆 2

circuito y la etapa de amplificador con el 𝐼𝐷 = 𝐼𝐷𝑆𝑆 ∗ (1 − ) (1)

𝑉𝐺𝑆𝑜𝑓𝑓
JFET 2SK30ATM por divisor de tensión
tomando el valor intermedio de los datos 2
𝑉𝐺𝑆
𝐼𝐷𝑆𝑆 y 𝑉𝐺𝑆 encontrados en el datasheet. 3𝑚𝐴 = 6,5𝑚𝐴 ∗ (1 − )
−5𝑉
𝑉𝐺𝑆
√461𝑚 = 1 +
5

𝑉𝐺𝑆 = 5(−0,32)

𝑉𝐺𝑆 = −1,6𝑉

Se analiza el circuito de salida asumiendo

𝑉𝐷𝑆 = 15𝑉 − 3𝑚𝐴 ∗ ( 𝑅𝑆 + 𝑅𝐷) (2)

Figura No. 1
Para los cálculos asumen los valores de:
Como 𝑉𝐷𝑆 > |𝑉𝐺𝑆𝑜𝑓𝑓 |
𝑉𝐷𝐷 = 15𝑉
15𝑉 − 3𝑚𝐴 ∗ ( 𝑅𝑆 + 𝑅𝐷 ) > 5
𝑅𝐿 = 10𝐾Ω
−3𝑚𝐴 ∗ ( 𝑅𝑆 + 𝑅𝐷 ) > −10
𝐼𝐷 = 3𝑚𝐴
3𝑚𝐴 ∗ ( 𝑅𝑆 + 𝑅𝐷) <10
Y los demás valores que se tienen por el
Datasheet: 𝑅𝑆 + 𝑅𝐷 < 3,3𝐾Ω

𝑉𝐺𝑆𝑜𝑓𝑓 = −5𝑉 Se asume 𝑉𝐷𝑆 = 7𝑉 y se reemplaza en la

Ec. 2
𝐼𝐷𝑆𝑆 = 6,5𝑚𝐴
15𝑉 − 3𝑚𝐴 ∗ ( 𝑅𝑆 + 𝑅𝐷) = 7𝑉
𝑔𝑚0 = 1,2𝑚𝑆 8𝑉
( 𝑅𝑆 + 𝑅𝐷) =
−3𝑚𝐴

𝑅𝑆 + 𝑅𝐷 < 2,6𝐾Ω

Se obtiene 𝑉𝐺𝑆 Reemplazando en la Ec.

(1) de Shottley:
Para el circuito de entrada en la Ec. 3:
 Para 𝑅1 y 𝑅2 se asume 𝑅2 = 4,7𝐾Ω se
𝑉𝐺 > 0 (3) halla con la ecuación del divisor en la Ec.
7.
𝑉𝐷𝑆 = 𝑉𝐺 − 𝑉𝑆 > 0
𝑅2 ∗ 15𝑉
𝑉𝑅2 = (7)
𝑉𝐺 = 𝑉𝑆 − 1,6𝑉 > 0 𝑅1 + 𝑅2

𝑉𝑆 > 1,6𝑉 4,7𝐾Ω ∗ 15𝑉

0,4𝑉 =
4,7𝐾Ω + 𝑅1
Asumimos 𝑉𝑆 = 2𝑉 en la Ec. 4
68,62𝐾Ω
𝑉 𝑆 = 𝐼𝐷 ∗ 𝑅 𝑆 (4) 𝑅1 =
0,4𝑉
2𝑉 = 3𝑚𝐴 ∗ 𝑅𝑆 𝑅1 = 171𝐾Ω ≅ 180𝐾Ω
2𝑉
𝑅𝑆 = Para la transconductancia se tiene en la
3𝑚𝐴 Ec. 8
𝑅𝑆 = 666Ω ≅ 680Ω 𝑉𝐺𝑆 2
𝑔𝑚 = 𝑔𝑚0 ∗ (1 − ) (8)
Entonces de la Ec. 5 se toma y se 𝑉𝐺𝑆𝑜𝑓𝑓
reemplaza:
1,6𝑉 2
𝑔𝑚 = 1,2𝑚𝑆 ∗ (1 − )
𝑅𝑆 + 𝑅𝐷 = 2,6𝐾Ω (5) 5𝑉

𝑅𝐷 = 2,6𝐾Ω − 666Ω 𝑔𝑚 = 816𝜇𝑠

𝑅𝐷 = 1,934𝐾Ω ≅ 2𝐾Ω Y para la ganancia en la Ec. 9

Volvemos a la Ec. 6 𝐴𝑣 = 𝑔𝑚 ∗ 𝑅𝐷 (9)

𝑉𝐺 = 𝑉𝑆 − 1,6𝑉 (6) 𝐴𝑣 = 816𝜇𝑆 ∗ 2𝐾Ω

𝑉𝐺 = 2𝑉 − 1,6𝑉 𝐴𝑣 = 1,63

𝑉𝐺 = 0,4𝑉
El diseño del circuito amplificador con
JFET y la simulación de este se pueden ver
en la Figura No. 2.

Figura No. 2.

Tabla No. 1.
Tabla de comparación de valores

Magnitud Teórico Simulado

VGSQ -1,6V -1,59V

IDSQ 3mA 2,911mA IV. CONCLUSIONES
VR1 14,6V 14,611V
VR2 0,4V 0,389V
VRD 6V 5,821V Después de ingresar la señal al circuito
VRS 2V 1,979V por divisor de voltaje mediante la
VG 0,4V 0,389V implementación del osciloscopio la señal
VS 6V 5,821V de salida se encuentra amplificada
VDS 7V 7,2V
Tabla No. 1. V. REFERENCIAS
https://es.wikipedia.org/wiki/Transistor_de
_efecto_campo

https://electromundo.pro/que-es-un-
transistor-de-efecto-de-campo/