TRANSISTOR DE

JUNTURA DE EFECTO DE
CAMPO JFET
PROFESORA ING. KATHERINE GUERRERO
ESTRUCTURA INTERNA DEL FET
JFET: VDS>0, VGS<0
• Al aplicar VGS<0, se
tendrá una recombinación
de los portadores
mayoritarios de la
terminal de compuerta
haciéndose una mayor
región de agotamiento al
unirse con el canal del FET,
haciéndose está región
mayor cuando el VGS se
hace más negativo para
JFET canal n.
VGS UN VALOR NEGATIVO ID TIENDE
A CERO
• La ecuación de Shockley me
define como hallar ID en
cualquier valor de VGS,
teniendo los valores dados
por el fabricante de IDSS y
VGS Off
Donde Vp= VGS Off
Despejando para VGS:
Reemplazando
en la ecuación
de shockley,
cuando
VGS=0.3VGSo
ff, ID=IDSS/2,
VGS=0.5VGSo
ff, ID=IDSS/4
ID Vs VGS EN EL JFET
Siendo Vp=VGS off
CUANDO ID=0.3VGSOFF, ID=IDSS/4
CUANDO VGS=0.5VGSoff, ID=IDSS/4
CUANDO VGS=VGS OFF, ID=0mA
AUTOPOLARIZACIÓN DEL FET

AUTOPOLARIZACIÓN DEL JFET

RD
Hallar VGSq, IDq, VDS,VS,VG y VD
3.3k
ID VDD
20V

IDSS=10mA VRD
Q1
VGSoff=-1v
2N3819
VDS

VGS
RG IG= 0A
VRS
1M
RS ID ID=IS
1k
Malla de entrada:

-VGS-VRS=0

VGS=-VRS=-IDRS
METODO MATEMATICO Y GRAFICO DE
HALLAR IDq y VGSq
Aplicando ley de voltaje de Kirchhoff a la malla de salida:

VDD-VRS-VDS-VRD=0

VDS=-VDD+VRS+VRD

VDS=-VDD+IDRS+IDRD

VDS=-VDD+ID(RS+RD)

Al multiplicar por (-1)

VDS=VDD-ID(RS+RD)

VG= IG*RG VG=0V

VDS=VD-VS
METODO GRAFICO DE HALLAR Idq y VGSq
DISEÑO MATEMATICO PARA HALLAR
LAS CORRIENTES EN EL JFET