UNIVERSIDAD PRIVADA ANTENOR ORREGO

FACULTAD DE INGENIERIA

ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA

CIRCUITOS ANALGICOS 1

EL FET
OSCAR MORALES GONZAGA

El Transistor de Efecto de Campo TEC o FET (Field Efect Transistor) es un dispositivo que presenta la resistencia de un canal Drenador Surtidor (Drain Source), la que est controlada por el voltaje de un tercer terminal llamado compuerta (Gate).
Para entender su funcionamiento, consideremos un canal de semiconductor, por ejemplo N (FET NChannel) con sus terminales D y S

D RDS . Canal N

ID

1/RDS
.

VDS

Ahora consideremos la envoltura de una capa semiconductora tipo P

D = DRAIN Drenador

RDS Canal N
.

S = SOURCE Surtidor o Fuente

G = GATE = Compuerta

Vindolo en un corte longitudinal, observaremos que se forma una regin de transicin en la juntura P-N, lo que reduce el rea efectiva del cana N. Esto se traduce en un cambio de la resistencia del canal RDS1
P RDS Canal N . P G = GATE = Compuerta 1/RDS
.

Ae S = SOURCE Surtidor o Fuente

D = DRAIN Drenador

ID

1/RDS1
.

VDS

Ahora, si polarizamos con un voltaje entre D y S, por ejemplo 2v; la regin de transicin aumentar y la resistencia del canal se elevar al reducirse el rea efectiva Ae; RDS2
D = DRAIN
Drenador RDS Canal N VDS = 2 . P G = GATE = Compuerta P Ae S = SOURCE Surtidor o Fuente

ID

1/RDS
.

1/RDS1
.

1/RDS2
.

VDS

Si polarizamos con otro voltaje VDS mayor, por ejemplo 4v; RDS aumentar y la grfica tendr una pendiente cada vez mas pequea; RDS3.. De forma sucesiva RDS4, ... etc.
D = DRAIN
Drenador RDS Canal N VDS = 4 . P G = GATE = Compuerta P Ae S = SOURCE Surtidor o Fuente

ID

1/RDS
.

1/RDS1
.

1/RDS2
.

1/RDS3
.

VDS

Puede lograrse el estrangulamiento del canal, donde la corriente ser constante, controlada por el campo elctrico
D = DRAIN
Drenador RDS Canal N VDS = 6 . P G = GATE = Compuerta P Ae S = SOURCE Surtidor o Fuente

ID

1/RDS
.

1/RDS1
.

1/RDS2
.

1/RDS3
.

1/RDS4
.

VDS = VPO

VDS

Cuando dibujamos esta curva, encontramos las caractersticas de salida del FET: En este caso para VGS = 0
ID

IDSS

VGS = 0

VDS VDS = VPO

Cuando aplicamos un voltaje adicional entre VGS, el estrangulamiento sucede anticipado, formando la familia de curvas:
ID IDSS VGS = 0

VGS = - 2

VDS = VPO

VDS

Cuando aplicamos un voltaje adicional entre VGS, el estrangulamiento sucede anticipado, formando la familia de curvas:
ID IDSS VGS = 0

VGS = - 2

VGS = - 4

VDS = VPO

VDS

Cuando aplicamos un voltaje adicional entre VGS, el estrangulamiento sucede anticipado, formando la familia de curvas:
ID IDSS VGS = 0

VGS = - 2

VGS = - 4

VGS = - 6

VDS = VPO

VDS

Cuando aplicamos un voltaje adicional entre VGS, el estrangulamiento sucede anticipado, formando la familia de curvas:
ID IDSS VGS = 0

VGS = - 2

VGS = - 4

VGS = - 6

VGS = -VPO VDS = VPO VDS

Se pueden distinguir cuatro zonas, la lineal o Zona OHMICA, la de Contraccin, la de SATURACIN y la Zona de Bloqueo:
ID IDSS ZONA DE ZONA OHMICA O Lineal ZONA DE SATURACION (Amplificacin) VGS = - 6 VGS = - 4 CONTRACCIN VGS = - 2 VGS = 0

VGS = -VPO Zona de BLOQUEO VDS = VPO VDS

Las caractersticas de transferencia entre VGS y ID se pueden aproximar a una funcin cuadrtica:
ID IDSS

ID = IDSS( 1 VGS/VPO)2 FET CANAL N

VGS - VPO

Circuito Autopolarizado del FET canal N

Como la juntura del Gate est polarizada en inverso, no hay corriente ni tensin en RG. Por lo tanto, VGS = - ID (RS)

Circuito Autopolarizado del FET canal N

+VGS+ ID(RS) -

Usando la ecuacin circuital y la del dispositivo, se plantean 2 Ecuaciones con 2 incgnitas: VGS = - ID (RS) y ID = IDSS( 1 VGS/VPO)2

Estas ecuaciones se grafican con su interseccin, que es la solucin para el punto de operacin del FET: Punto QF
ID IDSS

VGS = - ID (RS) ID = (-1/RS).VGS

FET CANAL N
QF

ID = IDSS( 1 VGS/VPO)2
VGS - VPO

Equivalente del FET en AC:

Podemos considerar, de manera similar al BJT, que en AC se puede representar al FET por un esquema parecido al equivalente en parmetros hbridos, pequea seal, baja frecuencia, pero resaltando que la juntura G-S est en inversa, por lo que tendr resistencia infinita a la entrada

ID

IDSS

QF

QF

VDS
- VGS

ID

IDSS

QF

QF

VDS
- VGS

Vin = Vgs

Vo = - gmRo(Vin)

Haciendo las tensiones DC = 0

Vgs = Vin
gm =dI/dVgs

gm = Transconductancia = |2/VPO| (ID)(IDSS)

Del circuito anterior, se puede deducir que:

Vo = - gm Vgs (Ro) Vo = - gm (Vin) Ro

Vo/Vin = AvFET = - gm Ro
En este caso, se dice que es la configuracin del FET en Surtidor Comn: SC. La ganancia es invertida y no supera el valor de 10 normalmente. La impedancia de entrada queda definida por el valor de RG La seal de salida tiene menos distorsin que la del BJTor que 2

La seal de entrada puede ser mayor que 25 mV

En muchas aplicaciones de radiofrecuencia se usa la dependencia cuadrtica para generar armnicos de mayor orden