Transparencias Tema 3

TEMA 3.
LÓGICA COMBINACIONAL
circuitos vlsi
Circuitos vlsi (4º curso)
Dr. José Fco. López

Desp. 307, Pab. A
lopez@iuma.ulpgc.es
Índice
Introducción
Revisión de los transistores MOS
El inversor CMOS: comportamiento estático
• Curva de transferencia de tensión

• Umbral de conmutación
• Márgenes de ruido
Características dinámicas del inversor CMOS
• Retardo de propagación: análisis de primer orden
• Retardo de propagación desde una perspectiva de diseño
• Consumo de potencia
Otras puertas combinacionales
• Puertas NOR
• Puertas NAND
• Puertas XNOR
Índice
Introducción
• Curva de transferencia de tensión

• Umbral de conmutación
• Márgenes de ruido
• Retardo de propagación: análisis de primer orden
• Retardo de propagación desde una perspectiva de diseño
• Consumo de potencia
Lógica relativa
• Lógica pseudo-nMOS
• Lógica DCVSL
Índice
Lógica de transistor de paso

• Transistor de paso diferencial
• Puertas de transmisión
Diseño CMOS dinámico
• Lógica dominó
• CMOS np
Conclusiones
Introducción
In Out In Out
Circuito Circuito
Lógico Lógico
Combinacional Combinacional
Estado
Circuitos Circuitos
combinacionales secuenciales
Introducción
El inversor es el núcleo de todos los diseños digitales.

Comprendiendo su operación y propiedades, se simplifica el diseño
de estructuras mucho más complejas, como puertas lógicas,
sumadores, multiplicadores…
El análisis de los inversores puede ampliarse para explicar el

comportamiento de puertas más complejas (NAND, NOR, XOR…)
Nos vamos a centrar en una única implementación de puerta

inversora: el inversor CMOS estático
Introducción
Pull-up:
Hacer esta conexión cuando queramos
F(A1…An)=1
Pull-down:
F(A1…An)=0
Los modos de operación dependen de los valores
de las tensiones:
• Vgs=Vg-Vs
• Vgd=Vg-Vd
• Vds=Vd-Vs=Vgs-Vgd
En un transistor existen tres modos de operación:

• Corte
W
• Lineal   Cox Cox   ox / tox
• Saturación L
Vgs < Vt
Vds < Vdsat = Vgs-Vt
Vds > Vdsat = Vgs-Vt

(buen aislante, ox=3.9o)

Substrato tipo p
Tecnología de 0,6m.
Para un pMOS, todas las tensiones y corrientes son invertidas con
respecto al nMOS.
Los transistores pMOS dan menos corriente que los nMOS, por eso
deben ser más grandes (mayor W) para producir la misma corriente
El cociente entre las movilidades (n/ p) está entre 2-3
Vds
-1.5 -1.2 -0.9 -0.6 -0.3 0
Vgs=-0,6 0
Vgs=-0,9 -50
-100
Vgs=-1,2 Ids(A)
-150
Vgs=-1,5 -200
Pull-up: Hacer esta conexión

cuando Vin está cerca de 0
de forma que Vout=Vdd
Pull-up: Hacer esta conexión

cuando Vin está cerca de Vdd
de forma que Vout=0
“0” cuando Vin esté cerca de 0 Tiempos de propagación rápidos

“1” cuando Vin esté cerca de Vdd  Baja disipación de potencia
 Layout compacto
 Inmunidad al ruido
VDD
V in V out
CL
 Muy bajo consumo de potencia

 VOL=0V, VOH=Vdd
 VTC muy abrupta
 Tensión umbral ajustable con las
dimensiones
V DD V DD
Rp
“1” “0”
V out
V out
CL
CL
Rn
V in = 0 V in = V DD
TpLHRpCL TpHLRnCL
Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm
Para dispositivos de iguales dimensiones, el pMOS tiene una

resistencia unas 3 veces mayor que el nMOS
Curva de transferencia de tensión
Vamos a dibujar la característica de transferencia de un inversor

es decir, Vout= f(Vin)
Para ello, hacemos que el pMOS sea más grande que el nMOS para
que de esta forma pasen por ambos la misma corriente
Vds
-1.5 -1.2 -0.9 -0.6 -0.3 0
Vgs=-0,6 0
Vgs=-0,9 -50
-100
Vgs=-1,2 Ids(A)
-150
Vgs=-1,5 -200
El inversor CMOS:
CMOS comportamiento estático
Vgsn5
Vgsn4
Idsn
Vgsn3
-Vdsp
-VDD Vgsn2
Vgsp1 Vgsn1
Vgsp2 0 VDD
Vgsp3 Vdsn
Vgsp4 -Idsp
Vgsp5
La naturaleza y la forma de la característica de transferencia de

tensión de un inversor puede deducirse gráficamente superponiendo
las características de corriente de los dispositivos nMOS y pMOS.
Dicha construcción gráfica se denomina “diagrama de línea de carga”
Su construcción requiere transformar las curvas I-V de los dispositivos

nMOS y pMOS a un mismo conjunto de coordenadas.

VDD IDSp=-IDSn
VGSn=Vin
VGSp=Vin-VDD
VDSn=Vout
VDSp=Vout-VDD Vin=Vdd+VGSp
IDn=-IDp
V in V out Vout=Vdd+VDSp
CL

VDD IDSp=-IDSn
VGSn=Vin
VGSp=Vin-VDD
VDSn=Vout
IDn=-IDp
IDp
CL
V DSp
VGSp=-1
VGSp=-2.5

VDD IDSp=-IDSn
VGSn=Vin
VGSp=Vin-VDD
VDSn=Vout
IDn=-IDp
IDp
CL
V DSp
VGSp=-1
VGSp=-2.5

VDD IDSp=-IDSn
VGSn=Vin
VGSp=Vin-VDD
VDSn=Vout
IDn=-IDp
CL IDn
Vin=0
V in=1.5
V DSp

VDD IDSp=-IDSn
VGSn=Vin
VGSp=Vin-VDD
VDSn=Vout
IDn=-IDp
CL IDn
Vin=0
V in=1.5
V DSp

VDD IDSp=-IDSn
VGSn=Vin
VGSp=Vin-VDD
VDSn=Vout
IDn=-IDp
IDn
CL Vin=0
Vin=1.5
Vout
IDn
Vin = 0 Vin = 2.5
PMOS Vin = 0.5 Vin = 2 NMOS
Vin = 1 Vin = 1.5

Vin = 1.5 Vin = 1
Vin = 1.5 Vin = 1
Vin = 2 Vin = 0.5
Vin = 2.5 Vin = 0
Vout

Vout
NMOS off
nMOS corte
PMOS res
pMOS lineal
2.5 NMOS
nMOS s at
saturación
pMOS
PMOS lineal
res
NMOS sat
1.5
PMOS sat
1
NMOS
nMOS res
lineal
pMOS
PMOSsaturación
sat NMOS res
nMOS lineal
0.5
pMOS corte
PMOS off
0.5 1 1.5 2 2.5 Vin


Vout V DD
NMOS off
nMOS corte
PMOS res
pMOS lineal
2.5
Rp
NMOS
nMOS s at
saturación
pMOS
PMOS lineal
res
V out
NMOS sat
nMOS saturación CL
1.5
pMOS saturación
PMOS sat
1
nMOS
NMOS lineal
res
pMOS
PMOSsaturación
sat NMOS res
nMOS lineal
0.5
pMOS corte
PMOS off
0.5 1 1.5 2 2.5 Vin


Vout V DD
NMOS off
nMOS corte
PMOS res
pMOS lineal
2.5 NMOS
nMOS s at
saturación
pMOS
PMOS lineal
res
2
V out
NMOS sat
nMOS saturación
1.5
pMOS saturación
PMOS sat CL
Rn
1
nMOS
NMOS lineal
res
pMOS
PMOSsaturación
sat NMOS res
nMOS lineal
0.5
pMOS corte
PMOS off
0.5 1 1.5 2 2.5 Vin

Region nMOS pMOS VDD

A B
A Corte Lineal
Vout
B Saturación Lineal C
C Saturación Saturación
D
D Lineal Saturación 0
E
Vtn VDD/2 VDD+Vtp
VDD
E Lineal Corte Vin

A B
A Corte Lineal
Vout
D
E
Vtn VDD/2 VDD+Vtp
VDD
E Lineal Corte Vin
Electrónica digital

A B
A Corte Lineal
Vout
D
E
Vtn VDD/2 VDD+Vtp
VDD
E Lineal Corte Vin
Electrónica analógica
Umbral de conmutación

Vout
NMOS off
nMOS corte
PMOS res
pMOS lineal
2.5 NMOS
nMOS s at
saturación
pMOS
PMOS lineal
res
NMOS sat
nMOS saturación
1.5
pMOS saturación
PMOS sat
VM=umbral de conmutación
1
nMOS
NMOS lineal
res
pMOS
PMOSsaturación
sat NMOS res
nMOS lineal
0.5
pMOS corte
PMOS off
0.5 1 1.5 2 2.5 Vin


Vout VM=VDD/2 si IDP=IDN
NMOS off
nMOS corte  Márgenes de ruido similares
PMOS res
pMOS lineal  Características simétricas
2.5
 Relación de aspecto aprox. 3
NMOS
nMOS s at
saturación
pMOS
PMOS lineal
res
NMOS sat
nMOS saturación
1.5
pMOS saturación
PMOS sat
VM=umbral de conmutación
1
nMOS
NMOS lineal
res
pMOS
PMOSsaturación
sat NMOS res
nMOS lineal
0.5
pMOS corte
PMOS off
0.5 1 1.5 2 2.5 Vin

VDD
p
 10
n
Vout 2
1
0.5
p
 0.1
n
0
VDD
Vin
Margen de ruido
Característica Característica
de salida VDD de entrada

Rango lógico
alto VOH
Rango lógico
alto
VIH
Región Región
Intermedia Intermedia
VIL
Rango lógico
Rango lógico VOL bajo
bajo
GND
Margen de ruido
Característica Característica
de salida VDD de entrada

Rango lógico
alto VOH
Rango lógico
alto
NMH
VIH
Región Región
Intermedia Intermedia
VIL
NML Rango lógico

Rango lógico VOL bajo
bajo
GND
Margen de ruido

Vout
Unity Gain Points

VDD
Slope = -1
VOH
 p/ n > 1
Vin Vout
VOL
Vin
0
Vtn VIL VIH VDD- VDD
|Vtp|
Ejemplo: un margen de ruido de 0.4V es bueno en un proceso con

una fuente de alimentación de 1.8V, pero malo si ésta es de 5V.
Como vimos anteriormente, el retardo de propagación del inversor

CMOS está determinado por el tiempo necesario para cargar y
descargar el condensador de carga CL a través de los transistores
PMOS y CMOS respectivamente
Resulta crucial hacer que CL sea lo más pequeño posible para

implementar circuitos CMOS de alta velocidad.
policilicio
SiO2
tox
Fuente Drenador
W n+ L n+
n+ xd xd n+
Ld
Vamos a suponer que todas las capacidades existentes están

agregadas en un único condensador CL conectado entre Vout y GND

Capacitancia puerta-drenador, Cgd12


Capacitancias de difusión, Cdb1, Cdb2


Capacitancias de las pistas, Cw


Capacitancias de puerta de fan-out, Cg3 y Cg4

VDD
PMOS
1.2m
=2l
Out
In
Metal1
Polysilicon
NMOS
GND
Retardo de propagación: análisis de primer orden

3
Tp=f(Req, CL) 2.5
TpHL=Ln(2)ReqnCL=0.69ReqnCL 2
TpLH=Ln(2)ReqpCL=0.69ReqpCL 1.5
Vout(V)
1
0.5
Tp=(tpHL+tpLH)/2= 0
0.69CL(Reqn+Reqp)/2 -0.5
0 0.5 1 1.5 2 2.5
t (sec) -10
x 10
¿Cómo hacer para que los retardos de propagación

de subida y bajada sean similares?
TpHL=Ln(2)ReqnCL=0.69ReqnCL
TpLH=Ln(2)ReqpCL=0.69ReqpCL
Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm

Normalmente se elige una tensión de alimentación lo suficientemente

alta como para que VDD>>Vtn+VDSATn/2. En estas condiciones:
0.52  C L
t pHL 
W L n  kn' VDSATn
0.52  CL
t pLH 
W L p  k p' VDSATp
5.5
4.5
4
tp(normalized)
3.5
2.5
1.5
1
0.8 1 1.2 1.4 1.6 1.8 2 2.2 2.4
V (V)
DD

Técnicas de diseño:
 Reducir CL
• Capacitancia interna de difusión, capacidad de interconexión,
fan-out
• Layout cuidadoso ayuda a reducir las dos primeras
• Intentar mantener las áreas de difusión lo más pequeñas posible

 Incrementar la relación W/L de los transistores
• Es la herramienta más eficiente para optimizar prestaciones
• Ojo!!!!. También se puede aumentar el área de difusión y por
lo tanto CL.
 Incrementar VDD
• A costa de aumentar el consumo de potencia
• Debe evitarse aumentar VDD por encima de un determinado
valor a partir del cual la mejora es mínima.
Retardo de propagación desde una perspectiva de diseño

A partir de las expresiones de retardo que hemos determinado,
pueden deducirse algunas consideraciones y compromisos de diseño
bastante interesantes:
• Relación nMOS-pMOS
• Determinación del tamaño de los inversores para obtener las

mayores prestaciones
• Determinación del tamaño de una cadena de inversores
• Selección del número correcto de etapas de una cadena de
inversores
• Tiempo de subida-bajada de la señal de entrada
• Retardo en presencia de pistas (largas) de interconexión
Ver sección 5.4.3. de “Circuitos Integrados Digitales”, J.M. Rabaey


A partir de las expresiones de retardo que hemos determinado,
pueden deducirse algunas consideraciones y compromisos de diseño
bastante interesantes:
• Relación nMOS-pMOS
• Determinación del tamaño de los inversores para obtener las

mayores prestaciones
• Determinación del tamaño de una cadena de inversores
• Selección del número correcto de etapas de una cadena de
inversores
• Tiempo de subida-bajada de la señal de entrada
• Retardo en presencia de pistas (largas) de interconexión

Una relación de aspectos en torno a un valor de 3 produce una curva
de transferencia simétrica e iguala los retardos de propagación tpLH
y tpHL.
Esto no implica que esa relación sea también la que proporciona el
menor retardo de propagación global.

Si nuestra preocupación no son la simetría y los márgenes de ruido,
resulta posible hacer que el inversor sea más rápido reduciendo la
anchura del dispositivo pMOS.

-11
x 10
5
tpLH Wp • 2.5 produce tpHL=tpLH


4.5 Wn • 2 produce tp mínimo
tpHL
 Cw 
tp(sec)
4  opt 
 r 1 
 C C 
tp  dn1 gn 2 
3.5 con r  Reqp Reqn
3
1 1.5 2 2.5 3 3.5 4 4.5 5 • Si Cw<<<   opt  r

Consumo de potencia

Las puertas estáticas CMOS son muy eficientes a nivel de consumos
de potencia porque no disipan prácticamente potencia mientras no
están operando.
Durante mucho tiempo en la historia del diseño CMOS, la potencia
era una consideración de segundo orden frente a velocidad y área.
Conforme el número de transistores integrados en un chip, y las

frecuencias de funcionamiento han ido aumentando, el consumo
se ha convertido en una característica clave en el diseño de
circuitos integrados digitales.
Algunas definiciones:
T T
1
P(t )  iDD (t )VDD E   iDD (t )VDD dt Pavg   iDD (t )VDD dt
0 T0
Potencia Energía consumida Potencia media sobre el
instantánea durante el intervalo T intervalo T
Consumo de potencia

La disipación de potencia en circuitos CMOS se debe a dos
componentes:
• Disipación estática: debida principalmente a las corrientes
sub-umbrales de los transistores y a las corrientes de puerta.
Este consumo de hace más evidente con la aparición de los
nuevos procesos tecnológicos.

• Disipación dinámica: debida a la carga y descarga de las
capacidades de carga y a las corrientes de camino directo
en el instante en que ambos transistores están en conducción
(10% del consumo total del circuito). El primero de ellos viene
expresado por:
Pdinámica  CVDD f
2
donde  representa el factor de actividad sobre la señal de reloj.
Ptotal  Pestática  Pdinámica ¿Cómo reducir el consumo

de potencia?
Consumo de potencia

Consumo de potencia

Consumo de potencia

Consumo de potencia

La lógica CMOS es inversora
Pull-up:
pull-up Hacer esta conexión cuando queramos
F(A1…An)=1
pMOS
nMOS Pull-down:
pull-down F(A1…An)=0
¿Qué significa lógica complementaria?
Que el pull-up está ON cuando el pull-down está OFF y viceversa. La
C de CMOS viene de “complementaria”
Pull-up Pull-down F(A1, A2…An)

ON OFF “1”
OFF ON “0”
ON ON X
OFF OFF Sin conexión
¿Qué significa lógica complementaria?
Que el pull-up está ON cuando el pull-down está OFF y viceversa. La
C de CMOS viene de “complementaria”
Pull-up Pull-down F(A1, A2…An)

ON OFF “1”
OFF ON “0”
ON ON X
OFF OFF Sin conexión
• Cuando la salida está desconectada, “recuerda” el estado anterior

al menos durante cierto tiempo, el cual está almacenado en la capacidad
de la salida.
• Las corrientes de fuga son las culpables de que este valor almacenado se
pierda con el tiempo (por eso las DRAM tiene que refrescarse cada cierto tiempo)
• La “no conexión” también puede utilizarse para crear nodos de alta impedancia
Pull-down Pull-up
Etapa nMOS Etapa pMOS
Conduce cuando Conduce cuando

VGS es alto VGS es bajo
Pull-down Pull-up

A es alto y B es alto A es bajo o B es bajo
AB A+B=AB
Pull-down Pull-up

A es alto o B es alto A es bajo y B es bajo
A+B AB=A+B
F=AB Paso 1:
Desarrollar el bloque tipo N
A
B 0 1
0 1 1
1 1 0
F=AB Paso 1:
Desarrollar el bloque tipo N
A
B 0 1
0 1 1
1 1 0
F=AB Paso 2:
Desarrollar el bloque tipo P
A
B 0 1
0 1 1
1 1 0
F=AB Paso 3:
Unir bloque N y bloque P
A
B 0 1
0 1 1
1 1 0
Algunas condiciones de diseño
• Ambas puertas lógicas pueden extenderse a más entradas (mayor
fan-in) pero no debemos pasar de un fan-in mayor a 4
• Las puertas NAND son mucho más eficientes que las NOR
Puerta NOR pseudo-nMOS

Se utilizan para construir puertas NOR de alto
fan-in a costa de un mayor aumento en el
consumo de potencia
Metodología en el diseño de puertas CMOS
1. Dibujar la red pull-down

que realice la función deseada,
por ejemplo, F=A·(B+C)
2. Reemplazar los transistores

nMOS por transistores pMOS,
las conexiones serie por conexiones
paralelo y las conexiones paralelo
por conexiones serie.
3. Combinar la red pull-up formada

por transistores pMOS con la red
pull-down formada por transistores
nMOS
F=A·B+C·D
F=A·B+C·D
F=A·(B+C)
Averiguar qué función se realiza con el siguiente layout
El layout simbólico facilita la tarea de diseño de circuitos sencillos y

tiene como propiedades más importantes:
• el no contener dimensiones
• el representar posiciones relativas de los transistores
• la facilidad para, a partir de los mismos, generar layouts de forma
automática
VDD VDD
Out Out
In A B
GND GND
Inversor NAND-2
A C B A B C
VDD VDD
X X
GND GND
F=C(A+B)
Algunas de las propiedades estáticas de las puertas CMOS

complementarias son:
• Heredan todas las propiedades del inversor CMOS básico
• Presentan una excursión lógica de rail a rail
• No presentan disipación de potencia estática
• La característica de transferencia de tensión continua y los

márgenes de ruido es más complicado ya que dependen de los
patrones de entrada de datos aplicados a la puerta
• El retardo de propagación también depende de los patrones de
entrada
Al igual que en el caso del inversor, cada transistor se modela como

una resistencia en serie con un interruptor ideal. La resistencia
depende del valor de VDD y de la relación anchura-longitud del ttor.
Rp Rp
A B
Rn CL
B
Rn
Cint
A
En una primera aproximación ignoramos el efecto de la capacitancia interna, Cint

Podemos encontrarnos con dos escenarios que dan como resultado

una transición LH en la salida:
• Ambas entradas a nivel bajo.
Rp Rp tpLH=0.69(Rp/2)CL
• Sólo una entrada a nivel bajo.

A B
tpLH=0.69RpCL
Rn CL • Si las dos entradas están a nivel alto.
B tpHL=0.69(2Rn)CL
Rn Conclusión: Para que la NAND tenga el mismo tpHL

Cint
que el inversor, los dispositivos nMOS deberán ser
A el doble de anchos, de forma que la Req sea la misma
que para el caso del inversor. Los dispositivos pMOS
pueden quedarse con las mismas dimensiones.
El retardo no sólo depende de la estructura de la puerta lógica, sino

también de los patrones de entrada:
3
A=B=10
2,5
2
A=1, B=10
Voltage [V]
1,5
1 A=1 0, B=1

0,5
0
0 100 200 300 400
-0,5
time [ps]
3
Input Data Delay
A=B=10
2,5 Pattern (psec)
2
A=B=01 67
A=1, B=10
A=1, B=01 64
1,5
A= 01, B=1 61
1 A=1 0, B=1
A=B=10 45
0,5
A=1, B=10 80
0
0 100 200 300 400 A= 10, B=1 81
-0,5
time [ps] NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
CL = 100 fF
Para el caso de una NOR el estudio es similar al de la NAND:
• Ambas entradas a nivel alto
Rp tpHL=0.69(Rn/2)CL
B • El pero caso de tpHL sería cuando sólo una

entrada estuviera a nivel alto:
Rp Cint tpHL=0.69RnCL
A • Si las dos entradas están a nivel bajo:
tpLH=0.69(2  Rn)CL
Rn Rn CL Conclusión: Para que la NOR tenga el mismo tpLH
A B que el inversor, los dispositivos pMOS deberán ser
el doble de anchos, de forma que la Req sea la misma
que para el caso del inversor. Los dispositivos nMOS
pueden quedarse con las mismas dimensiones.
Para el caso de una NOR el estudio es similar al de la NAND:
• Ambas entradas a nivel alto
Rp tpHL=0.69(Rn/2)CL
B • El peor caso de tpHL sería cuando sólo una

entrada estuviera a nivel alto:
Rp Cint tpHL=0.69RnCL
A • Si las dos entradas están a nivel bajo:
tpLH=0.69(2  Rn)CL
Rn Rn CL Conclusión 2: Dado que los dispositivos pMOS tienen
A B una movilidad menor que los dispositivos nMOS, debe
evitarse siempre que sea posible conectar pMOS en
serie. Es preferible utilizar NAND que utilizar NOR.
Determinar los tamaños de los transistores de la siguiente puerta

lógica para que tengan aproximadamente los mismos valores de
tpLH y tpHL que un inversor con nMOS=0.5µm/0.25µm y
pMOS=1.5µm/0.25µm
OUT = D + A • (B + C)
B 8 6
A 4 3
C 8 6
D 4 6
OUT = D + A • (B + C)
A 2
D 1
B 2C 2
A
C
B
A
B
C
A B
X = C • (A + B)
A C
B D
A
B
C
D
C D
A B
X = (A+B)•(C+D)
En puertas lógicas más complejas, con un alto fan-in, las capacitancias

de los nodos internos pueden llegar a ser significativas.
A B C D
A CL
B • El retardo de propagación tpHL vendría dado por:
C3
C C2 tpHL=0.69·(R1·C1+(R1+R2)·C2 +(R1+R2+R3)·C3+
+(R1+R2+R3+R4)·CL)
D C1
• La resistencia R1 aparece en todos los términos,
lo que hace que este dispositivo sea especial-
mente importante cuando queramos minimizar
retardos.
En puertas lógicas más complejas, con un alto fan-in, las capacitancias

de los nodos internos pueden llegar a ser significativas.
A B C D
A CL
B C3
C C2 • Suponiendo que todos los dispositivos nMOS
D tienen el mismo tamaño, el retardo tpHL será:
C1
tpHL=0.69·RN(C1+2·C2+3·C3+4·CL)
1250
1000
750
tp (psec)
tpH tp
500
L
250 tpL
H
0
2 4 6 8 10 12 14 16
fan-in
• El número de transistores necesarios para implementar una puerta con fan-in N
es igual a 2N
• El retardo de propagación de una puerta CMOS complementaria se deteriora
rápidamente con el fan-in
• Las puertas con fan-in mayor o igual a 4 son muy lentas y deben evitarse
tpNOR2 tpNAND2
tpINV
tp (psec)
2 4 6 8 10 12 14 16
eff. fan-out
Algunas técnicas de diseño para fan-in grande:

• Tamaño del transistor: La solución más obvia consiste en aumentar
el tamaño del transistor, para de esta forma disminuir la resistencia
de los transistores en serie y la constante de relajación. Cuidado,
esto puede hacer que haya más carga a la salida de la puerta

anterior.
• Aumento progresivo del tamaño de los transistores
InN MN CL
In3 M3 C3 M1>M2>M3>…>MN
In2 M2 C2
In1 M1 C1


anterior.
• Reordenación de las entradas
Camino crítico Camino crítico
cargado 01
In3 1 M3 CL In1 M3 CLcargado
In2 1 M2 In2 1 M2 C2 descargado

C2 cargado
In1 In3 1 M1 C1 descargado
M1 C1 cargado
01


anterior.
• Reordenación de las entradas
• Reestructuración lógica
Puertas OR y AND
A A
B 0 1 B 0 1
0 0 1 0 0 0
1 1 1 1 0 1
Puertas XOR y XNOR
A A
B 0 1 B 0 1
0 0 1 0 1 0
1 1 0 1 0 1
Lógica relativa
La lógica relativa es un intento de reducir el número de transistores

necesarios para implementar una determinada función lógica.
Desventajas: menor robustez y mayor disipación de potencia
En la lógica relativa, el pull-up se reemplaza por un único dispositivo
de carga no condicional, que lleva la salida a un nivel alto.

VDD VDD
Carga
carga pMOS
out out
in1 in1
in2 Pull-down in2 Pull-down
in3 in3
Pseudo-nMOS
Lógica pseudo-nMOS
Lógica relativa
VOH es VDD, ya que los dispositivos de pull-down no conducen

cuando la salida pasa a nivel alto.
Sin embargo, la tensión nominal de salida para el nivel bajo no es 0,
ya que existe un “conflicto” entre los dispositivos de PDN y el
dispositivo de carga pMOS conectado a tierra. Esto da lugar a

márgenes de ruido reducidos y a disipación de potencia estática.
VDD
Carga
pMOS
out
in1
in2 Pull-down
in3
Pseudo-nMOS
Lógica pseudo-nMOS
Lógica relativa
3.0
2.5
2.0 W/Lp = 4
1.5 Inversor
Vout [V]
(W/L)nMOS=0.5/0.25
W/Lp = 2
1.0
W/Lp = 0.5 W/Lp = 1

0.5
W/Lp = 0.25
0.0
0.0 0.5 1.0 1.5 2.0 2.5
Vin [V]
Lógica pseudo-nMOS
Lógica relativa
Pseudo-nMOS NAND
Lógica DCVSL
Lógica relativa
Es posible el uso de cargas mejores, que permitan eliminar las

corrientes estáticas que se producen cuando las entradas están a
nivel alto y que proporcionen una excursión lógica de raíl a raíl. Se
basan en lógica diferencial + realimentación positiva.
Asegura que el dispositivo de carga

se ponga al corte cuando no sea
necesario
Se basa en que se proporciona cada entrada en formato

complementario, generando a su vez salidas complementarias
Lógica DCVSL
Lógica relativa
VDD VDD
M1 M2
Out Out
A
A Si PDN1 conduce,
B PDN1 PDN2
PDN2 no conduce
B
VSS VSS
DCVSL: Differential Cascode Voltage Switch Logic

Lógica de Conmutación de Tensión Diferencial en Cascodo
Lógica DCVSL
Lógica relativa
Out
Out
B B B B
A A
XOR-XNOR en DCVSL
XOR-NXOR gate
Lógica DCVSL
Lógica relativa
1.5/0.25 1.5/0.25 2.5

AB AB
Volt.
AB
A 1.5
1/0.25 AB
A B A,B
0.5/0.25 0.5/0.25
0.5 A,B
B 1/0.25
-0.5 0 0.2 0.4 0.6 0.8

Time [ns]
XOR-XNOR en DCVSL
Se trata de una alternativa ampliamente utilizada y muy popular en

tecnología CMOS complementaria.
Reduce el número de transistores necesarios para implementar
circuitos lógicos, permitiendo que las entradas principales exciten
tanto a los terminales de puerta como a los terminales fuente y

drenador. B
A
B
F = AB
0
Función AND
Desafortunadamente, un dispositivo nMOS es efectivo dejando pasar

un 0, pero no lo es poniendo un nodo a VDD. La salida sólo se carga a
VDD-VTn.
3.0
In
In
Out
1.5m/0.25m 2.0
Voltage [V]
VD D x x
Out
0.5m/0.25m
0.5m/0.25m 1.0
0.0
0 0.5 1 1.5 2
Time [ns]
Transistor de paso diferencial
En el diseño de altas prestaciones se emplea habitualmente una

familia lógica de transistores de paso diferencial denominada CPL
o DPL. La idea básica consiste en aceptar entradas verdaderas y
complementarias y generar salidas verdaderas y complementarias.
• Dado que los circuitos son diferenciales, las salidas y entradas de

datos complementarias siempre están disponibles. Algunas puertas
complejas (puertas XOR, sumadores…) pueden implementarse de
forma eficiente con un pequeño número de transistores.
• CPL es una puerta estática, ya que los nodos que definen la salida
siempre están conectados a VDD o a GND a través de un camino de
baja resistencia.
• El diseño es muy modular y todas las puertas utilizan exactamente
la misma topología, sólo conmutan las entradas.
Transistor de paso diferencial
A
A’ red de transistor F
B de paso
B’ A
Pass-Transistor
A F
B Network
B
A (a)
A’ red de transistor
A
F’
Inverse
de Apaso inversa
B Pass-Transistor F
B’ B
B Network
B B B B B B
A A A
B F=AB B F=A+B A F=AÝ
A A A
(b)
B F=AB B F=A+B A F=AÝ
AND/NAND OR/NOR EXOR/NEXOR

Puerta de transmisión
La solución más ampliamente utilizada para resolver los problemas de

caída de tensión consiste en el uso de puertas de transmisión. Esta
técnica se basa en las propiedades complementarias de los
transistores nMOS y pMOS.
• Los dispositivos nMOS dejan pasar bien un 0 pero no tan bien un 1

• Los dispositivos pMOS dejan pasar bien un 1 pero no tan bien un 0
C
C
A B A B
C
C
Si C=1, A=B
Si C=0, hay un circuito abierto entre A y B


Multiplexor con TG
VDD
S
A
M2
S F
M1
F=(AS+BS)
Si S=1  F=A
Si S=0  F=B

S S
Multiplexor con TG VDD
VDD
S
A
M2
S F
M1
F=(AS+BS) GND
Si S=1  F=A In1 S S In2

Si S=0  F=B

Si B=1, M1/M2 se comporta como

B un inversor y F=BA
Si B=0, M1/M2 no conducen y la TG
sí lo hace, así que F=BA
B
M2
A
A
F
M1 M3/M4
B
B
La lógica dinámica proporciona unos resultados similares a la pseudo-
nMOS a la vez que evita el consumo de potencia estática.
Se basa en el almacenamiento de carga en un determinado nodo del
circuito.
Consta de una etapa de precarga y de otra de evaluación, ambas

controladas por una señal de reloj.
Clk Mp
Out
In1 CL Precarga: CLK=0
In2 PDN Evaluación: CLK=1
In3
Clk Me
circuito.

Clk MpON
1 Out
In2 PDN Evaluación: CLK=1
In3
OFF
Clk Me
circuito.

Clk MpOFF
1 o 0 Out
In2
In3
?
PDN Evaluación: CLK=1
ON
Clk Me
Clk
off
Mp on
1
Out
((AB)+C) PRECARGA (clk=0)
A
C EVALUACIÓN (clk=1)
B
off
Clk Me on
F=((AB)+C)
Propiedades de lógica dinámica:
• La función lógica se implementa en la red de pull-down con nMOS y
sigue las directrices de la tecnología CMOS estática
• El número de transistores es sustancialmente menor (N+2) que para
el caso de lógica estática (2N)
• Se trata de una lógica no relativa

• Sólo consume potencia dinámica
• Tiene velocidades de conmutación más altas que para lógica estática
• La excursión lógica es de rail a raíl
• Tiene peor margen de ruido que la lógica estática
• Es posible construir la puerta dual
CLK
in1
in2
in3
pMOS
out
CLK
Desventajas de la lógica dinámica:
• Fugas de corriente
• Necesidad de señales complementarias
• Necesidad de señal de reloj (consumo de potencia)
• No se pueden conectar directamente en cascada puertas dinámicas
y se pierde margen de ruido V
Clk Clk Clk

Mp Mp
Out2
Out1
In
In
Clk Me Clk Me
VTn
Out1
V
Out2
t
Clk Clk
Mp Mp
Out2 Se garantiza el funcionamiento correcto
Out1 siempre que las entradas sólo puedan
In realizar una única transición 01
durante el periodo de evaluación: hay
Clk Me Clk Me dos posibles soluciones circuitales
El problema surge porque las salidas de cada puerta, y por tanto las
entradas de las etapas siguientes, se precargan a 1. Esto puede dar
lugar a una descarga accidental al principio de la etapa de evaluación.
Solución: poner todas las entradas a cero durante la precarga, de

forma que no se produzca ninguna descarga accidental de los
condensadores de almacenamiento durante el periodo de evaluación.
Lógica dominó
Durante la precarga, la salida de la puerta dinámica se coloca a 1 y la
entrada a la siguiente puerta a 0. Durante la evaluación, la puerta
dinámica se descarga condicionalmente y la salida del inversor realiza
la transición 01 condicional. Si se supone que todas las entradas
de una puerta dominó son salidas de otra puerta dominó, estará
garantizado que todas las entradas se pongan a cero al final de la

precarga y que las únicas transiciones en la evaluación sean 01
Clk Mp Clk Mp
Out1 Out2
In1
In2 PDN In4 PDN
In3 In5
Clk Me Clk Me
Lógica dominó
La lógica CMOS sólo permite implementar lógica no inversora. Aunque
hay formas de resolver esto, complicando el diseño, se trata de una
restricción importante y es raro, como consecuencia, que se utilice un
diseño dominó puro.
Dado que las entradas a una puerta de tipo dominó están a nivel bajo
durante la precarga, resulta tentador eliminar el transistor de

evaluación, ya que esto reduce la carga de la señal de reloj. Sin
embargo, esto puede producir un aumento de la disipación de potencia
si el pull-down está en conducción, además de ampliar el ciclo de
precarga.
CMOS np
CMOS np proporciona un método alternativo a la conexión en cascada
de lógica dinámica utilizando dos versiones de lógica dinámica (árbol
de tipo n y árbol de tipo p), evitando introducir el inversor de la lógica
dominó.
Se soluciona el problema de la conexión en cascada de la lógica
dominó.
Clk Mp Clk Me
Out1
pMOS
nMOS
In1 In4 PUN
In2 PDN In5
In3 Out2
(a PDN)
Clk Me Clk Mp
Conclusiones
Cada uno de los estilos de circuito tiene sus ventajas e inconvenientes.
El estilo que se seleccione dependerá de los requisitos que solicitemos.
Lógica estática:
• Robusta en presencia de ruido
• Fácil de implementar
• Puertas complejas para alto fan-in (2N)

Lógica pseudo-dinámica:
• Menor número de transistores (N+1)
• Menor margen de ruido
• Mayor rapidez y sencillez
• Mayor consumo de potencia
Lógica transistor de paso:
• Atractiva para ciertas funciones lógicas (multiplexores, XOR…)
Lógica dinámica:
• Fácil realización de puertas complejas y rápidas
• Problemas con las fugas de corriente

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TEMA 3.

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El inversor CMOS: comportamiento estático

El inversor CMOS: comportamiento estático

El inversor CMOS: comportamiento estático

PMOS Vin = 0.5 Vin = 2 NMOS

Vin = 1 Vin = 1.5

Vin = 2.5 Vin = 0

El inversor CMOS: comportamiento estático

0.5 1 1.5 2 2.5 Vin

El inversor CMOS: comportamiento estático

0.5 1 1.5 2 2.5 Vin

El inversor CMOS: comportamiento estático

0.5 1 1.5 2 2.5 Vin

El inversor CMOS: comportamiento estático

Region nMOS pMOS VDD

El inversor CMOS: comportamiento estático

Region nMOS pMOS VDD

El inversor CMOS: comportamiento estático

Region nMOS pMOS VDD

El inversor CMOS: comportamiento estático

0.5 1 1.5 2 2.5 Vin

El inversor CMOS: comportamiento estático

0.5 1 1.5 2 2.5 Vin

El inversor CMOS: comportamiento estático

El inversor CMOS: comportamiento estático

de salida VDD de entrada

El inversor CMOS: comportamiento estático

de salida VDD de entrada

NML Rango lógico

El inversor CMOS: comportamiento estático

Unity Gain Points

Ejemplo: un margen de ruido de 0.4V es bueno en un proceso con

Como vimos anteriormente, el retardo de propagación del inversor

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