Unidad 5 PDF

Universidad Nacional de la Patagonia San Juan Bosco
Facultad de Ingeniería
Sistemas Digitales I
Familias Lógicas
Unidad 5
INGENIERÍA ELECTRÓNICA
Comodoro Rivadavia, 13 de mayo de 2022

Contenidos
• Características generales de los circuitos digitales.
Obtención y uso de hojas de datos.
• Lógica CMOS: circuitos básicos, características y
aplicaciones.
• Lógica TTL: ídem.
• Conceptos básicos de lógica ECL.
• Interfases.
Sistemas Digitales I 13 de mayo de 2022 2

Familias lógicas
Una familia lógica es una colección de diferentes circuitos integrados que tienen
características similares en sus entradas, salidas y circuitos internos, pero
implementan distintas funciones lógicas.
Los CI de la misma familia se pueden interconectar para realizar cualquier función
lógica más compleja.
Los CI de diferentes familias pueden no ser compatibles por lo cual deben
verificarse ciertas condiciones.
Familias lógicas más utilizadas:
• TTL (transistor-transistor logic). Usan transistores bipolares (BJT) y existen varias
subfamilias con distintas relaciones potencia-velocidad. La más difundida es la LS.
• CMOS (complementary metal-oxide semiconductor logic). Usan transistores de efecto
de campo con compuerta aislada (MOSFET). En general tienen menor consumo y
velocidad que los TTL. Permiten una mayor escala de integración. Sus circuitos son más
versátiles y fáciles de comprender.
• ECL (emitter-coupled logic). Es la familia bipolar con la más alta velocidad, el más alto
consumo y características eléctricas algo complicadas como para ser usadas
habitualmente.

Familias lógicas
Características deseables:
• Bajo consumo de potencia, velocidad de conmutación, tamaño.
• Permiten realizar operaciones binarias

– Prefijos: 54/74 (militar o normal)
– Código: “(Prefijo)(Subfamilia)(número)”
– Ejemplo: compuertas NAND (74LS00, 74HCT00, 74AHC00).
• Figuras de Mérito “Básicas”

– Niveles de Voltajes para la lógica: (VIL , VIH , VOL , VOH )
– Corrientes Máximas
– Tiempos: Propagación (tPHL, tPLH), Subida (tR ), y Bajada (tF )
• Figuras de Mérito “Derivadas”

– Fan-in, Fan-out (Estados Low y High, además AC)
– Márgenes de ruido (Noise Margins).
– Producto Power-Delay

Familias lógicas
Niveles lógicos
Comparación de los niveles lógicos:

(a) 5V-CMOS; (b) 5V-TTL; (c) 3.3-V LVTTL; (d) 2.5-V CMOS; (e) 1.8-V CMOS.
No se pueden conectar la salida de un inversor TTL a la entrada de un inversor CMOS HC (VOH TTL< VIH HC)

Transistores MOSFET - Inversor CMOS
Se pueden modelar como resistencias controladas por tensión.
Dos tipos:
- MOSFET de canal n (NMOS): - MOSFET de canal p (PMOS):
Metal-Oxide-
Semiconductor
Field-Effect
Transistor
Vgs=0V Rn=1M; Vgs=5V Rn=10 
Juntos forman los circuitos CMOS (complementary MOS). El más simple es el inversor:

Compuertas lógicas CMOS
• Familia original: 4000 series
– Bajo consumo de potencia pero muy lenta.
• Nuevas Familias: 74/54

– Mejoran velocidad y mantienen bajo consumo.
– High-speed CMOS: HC y HCT (TTL compatible).
– Very High-speed CMOS: VHC y VHCT (TTL compatible).
– Fast CMOS TTL Compatible: FCT y FCT-T.
• CMOS: ocurren en pares PMOS-NMOS

– Consumo de potencia mínimo.
– Gran integración.
– Menor velocidad que TTL.
– Implica diseño sencillo pues no hay carga (compuerta consume corriente despreciable)
– Diseño simplificado.

Compuertas lógicas CMOS básicas
Compuertas inversoras: Compuertas no inversoras: se
- NAND de 2 entradas: - NOR de 2 entradas: agrega un inversor a la compuerta
inversora correspondiente.
- AND de 2 entradas:
Canal p
- Para más de 2 entradas se deben agregar transistores PMOS y NMOS  aumenta el número de transistores en serie
 mayor caída de tensión  este límite determina el fan-in (cantidad máxima de entradas) de cada tipo de compuerta
(4 para NOR y 6 para NAND, porque los transistores PMOS tienen mayor resistencia que los NMOS de igual área). El
diseñador puede incrementar el tamaño de los transistores para compensar esto pero igual hay una limitación.
- Es mas conveniente (por velocidad) implementar compuertas de un gran número de entradas con compuertas en
cascada de menor entradas.

Niveles lógicos
- Niveles lógicos:
• VOHmín: mínima tensión de salida en estado alto, garantizada mientras la corriente de salida (saliente)
no supere el valor IOHmáx.
• VOLmáx: máxima tensión de salida en estado bajo, garantizada mientras la corriente de salida (entrante)
no supere el valor IOLmáx.
• VIHmín: mínima tensión de entrada que se garantiza que será reconocida como estado alto.
• VILmáx: máxima tensión de entrada que se garantiza que será reconocida como estado bajo.
- Márgenes de ruido de CC: máxima tensión de ruido que podría sumarse a la salida manteniendo la
certeza de que la resultante aún será reconocida como el estado lógico correcto. Es una característica
de toda interfase (conexión entre una salida y una o más entradas).
NMH = VOHmín - VIHmín Generalmente ambos NM coinciden, pero si no,
NML = VILmáx - VOLmáx ¿cuál debería tomarse para no tener problemas?
Niveles lógicos CMOS
= VDD - 0,1V
VDD:
• 3 a 18 V para
la serie 4000.
• 2 a 6 V para
las series
74HC, AC, etc.
= 0,1V

Cargabilidad estática (fanout)
- Valores de corriente que se consideran:
Tener en cuenta la relación entre la
• IOHmáx: máxima corriente que la salida puede entregar en el estado alto, tensión de salida y la corriente de
manteniendo una tensión de salida no menor que VOHmín. salida al razonar qué sucede con las
• IOLmáx: máxima corriente que la salida puede absorber en el estado bajo, salidas CMOS al ser cargadas.
manteniendo una tensión de salida no mayor que VOLmáx.
• IIHmáx: máxima corriente que es absorbida por una entrada en estado alto. Los manuales CMOS (ej: 74HC) dan
• IILmáx: máxima corriente que es entregada por una entrada en estado bajo. dos conjuntos de valores Io-Vo:
• para carga CMOS (bajo consumo
de corriente)
• para carga TTL (mayor consumo)
-Cargabilidad o fanout: cantidad de entradas que una compuerta puede manejar sin exceder sus
especificaciones de carga de peor caso. En CC:
Generalmente ambos fanouts coinciden, pero si no,
Fanout de estado bajo = IOLmáx / IILmáx ¿cuál debería tomarse para no tener problemas?
Fanout de estado alto = IOHmáx / IIHmáx
Comportamiento dinámico de los C.I. CMOS
- Tiempos de transición: es el tiempo que tarda una salida en Ideal
cambiar de un estado a otro.
• tr (rise time o tiempo de crecimiento): para el cambio de bajo a alto.
• tf (fall time o tiempo de caída): para el cambio de alto a bajo.
Capacidades parásitas o AC load, CL.
• circuitos de salida: transistores, alambres y encapsulado, C = 2 a 10 pF.
• conexiones entre la salida y otras entradas, C  1 pF por pulgada, según la Real
tecnología de la PCB.
• circuitos de entrada, C = 2 a 15 pF por entrada en las familias típicas.
- Tiempos de propagación entre una determinada

entrada y una determinada salida, es el tiempo que Dependen de las carac-
tarda un cambio en la señal de entrada para producir terísticas físicas de los
un cambio en la señal de salida. dispositivos, del tiempo
• tpLH: cuando la salida cambia de bajo a alto. de transición de la señal
• tpHL: cuando la salida cambia de alto a bajo. de entrada y de la carga
de la salida.

Cargabilidad dinámica
Cargabilidad estática de circuitos CMOS: puede ser varios miles porque las IImáx son muy chicas (A),
pero... En las transiciones se debe cargar o descargar las capacidades parásitas de la salida, las
conexiones y las entradas (en CMOS éstas son las más grandes). Este análisis determina la cargabilidad
dinámica o de CA.
Más entradas conectadas en paralelo a una misma salida 

Mayor capacidad total 
Mayor tiempo de transición de salida 
Cada entrada está más tiempo entre VILmáx y ViHmín 
1)Tanto el PMOS como el NMOS conducen parcialmente
 Circula una corriente importante entre VDD y masa Entradas
Salida
 Aumenta la potencia que debe disipar el C.I. CMOS
 SE PUEDE QUEMAR
2) Puede oscilar: la entrada puede ser tomada como
baja o alta debido al ruido. Por las mismas razones, NUNCA se deben
dejar entradas CMOS flotantes (sin conectar)
Análisis de cargabilidad dinámica:
Hay que asegurar que se respeten los tiempos de transición de entrada máximos del circuito CMOS: tfmáx y trmáx.
Si no se conocen las resistencias equivalentes de la salida, se pueden estimar:
VDD  VOHmín ( c arg a TTL )
R p( on ) 
IOHmáx ( c arg a TTL ) Luego:
tf  Rn(on) Ctotal debe ser menor que tfmáx de la entrada
VOLmáx ( c arg a TTL )
Rn ( on )  tr  Rp(on) Ctotal debe ser menor que trmáx de la entrada
IOLmáx ( c arg a TTL )
Consumo de potencia
- Potencia estática o de reposo: es el consumo de un circuito cuya salida no está cambiando. En los
circuitos CMOS es muy baja (algunos W) mientras la tensión de entrada esté cerca de VDD o masa.
Por eso se usan en aplicaciones de baja potencia (ej.: calculadoras y computadoras portátiles, relojes,
etc.).
- Potencia dinámica: durante las transiciones, debido a dos efectos.
• conducción simultánea de ambos transistores MOS mientras la tensión de entrada pasa por valores
intermedios de tensión. Se calcula como: PT = CPD VDD2 f, donde f es la frecuencia de la salida y CPD
es un dato llamado capacidad de disipación de potencia (24 pF para 74HC), pero que no es una
capacidad real. Si las transiciones de la entrada fueran lentas, la PT crecería mucho  para las
señales de entrada de los circuitos CMOS se especifican tiempos de crecimiento y de caída máximos,
por debajo de los cuales es válido el valor CPD.
• carga y descarga de la capacidad de salida CL:

V =  VDD Q = CL V = CL VDD E = CL VDD2 / 2 PL = E 2f = CL VDD2 f
Potencia dinámica total:

• depende del cuadrado de la tensión  C.I. de muy baja tensión
PD = PT + PL = (CPD +CL) VDD2 f • depende de la frecuencia  limitación para los
microprocesadores más rápidos.

Tipos de salidas especiales
- Salidas de tres estados (three-state): además de los dos estados lógicos, tienen un estado de alta
impedancia (Hi-Z) o estado flotante, en el cual la salida se comporta casi como si no estuviera conectada
al circuito. Este tercer estado se controla a través de una entrada de habilitación de salida (OE o EN).
Ej.: buffer three-state: Los retardos de habilitación de la salida (tpZL y tpZH)
normalmente son mayores que los de deshabilitación
(tpLZ y tpHZ) para evitar picos de corriente.
Permiten crear buses three-state, conectando entre si varias

salidas, pero asegurando que en cada instante sólo una de
ellas esté habilitada y controle el bus. ¿Qué pasaría si se
conectaran entre si dos salidas CMOS comunes?
Si dos salidas del mismo bus están habilitadas al mismo
tiempo, y tratan de mantener estados opuestos, se produce
un estado lógico no válido. Si la pelea es momentánea no
ocurre nada, pero si perdura, una gran corriente drena
entre las salidas y se pueden producir pulsos de ruido que
pueden afectar el comportamiento del circuito.

Tipos de salidas especiales
- Salidas con drenaje abierto (open-drain): no tienen el transistor PMOS en la etapa de salida.
Necesitan una resistencia de pull-up externa que

provea el nivel alto. Sirven para manejar LEDs y otros
dispositivos y para conectar entre si varias salidas
para realizar lógica AND cableada.
Si los resultados de varias compuertas

open drain están unidos con una sola
resistencia de pull-up, entonces se ejecuta
un lógica cableada mediante una función
AND dado que la salida del cable es ALTA
si y sólo si todas las salidas salidas son
altas (en realidad, circuito abierto);
cualquier salida que de un valor lógico baja
es suficiente para llevar dicho punto a un
nivel bajo.

Selección de la resistencia de pull-up
Para determinarla se calculan dos valores extremos y luego se elige un valor estándar comercial
intermedio:
VCC máx  VOL

V  VOH mín Rmín 
Rmáx  CC mín El caso más IOL máx  n2 IIL máx
Corriente de fuga n1 IOZ  n2 IIHmáx desfavorable es
(leakage) cuando la cuando conduce
salida está en Hi-Z una sola salida. Como VOL puede usarse VOLmáx o asumir el
valor más desfavorable que sería 0 V.
• Un valor mayor de R reduce el consumo y mejora el margen de ruido de estado bajo.

• Un valor menor aumenta el consumo pero mejora el margen de ruido de estado alto y la velocidad de
las transiciones de bajo a alto (que son las más lentas).

Familias lógicas CMOS
- Serie 4000: fue la primera familia CMOS exitosa,
pero era bastante lenta (tp superiores a 100 ns) y Comparación de las familias lógicas CMOS más utilizadas:
difícil de interconectar con la familia más pópular
de esa época: TTL estándar. Ha sido casi
totalmente reemplazada por las familias CMOS
más modernas, salvo en algunos C.I. que ofrecen
combinaciones de funciones bastante versátiles.
VCC entre 3 y 18 V.
- 74HC (High-speed CMOS) y HCT (HC

compatible con TTL): mayor velocidad que las
4000 y mejor capacidad de corriente. Las HCT
tienen umbrales de entrada TTL. VCC entre 2 y 6 V.
- 74AC (Advanced CMOS) y ACT (AC

compatible con TTL): muy rápidas, comparables
a las TTL ALS, y con mayor capacidad de
corriente.
- 74FCT (Fast CMOS, TTL compatible) y FCT-T

(FCT compatible con VOH TTL): más rápidas que
AC y ACT, menor consumo y compatibilidad total
con TTL. La FCT-T tiene menor VOH para reducir el
consumo y el ruido de conmutación, sin perder
velocidad.

Precauciones para el uso de los C.I. CMOS
Si se carga una salida por encima de su fanout establecido por el fabricante:
• En estado bajo la tensión de salida puede superar VOLmáx.
• En estado alto la tensión de salida puede caer por debajo de VOHmín.
• Los retardos de propagación pueden incrementarse.
• Los tiempos de transición de la salida (crecimiento y caída) pueden incrementarse.
• La temperatura de operación puede aumentar, reduciendo la confiabilidad del dispositivo y
eventualmente provocando su falla.
Las entradas no utilizadas deben ser conectadas a un nivel lógico definido y neutro (en AND o
NAND a nivel alto y en OR o NOR a nivel bajo) para evitar que tengan un nivel aleatorio debido al
ruido.
En la conmutación de las salidas CMOS, tanto el transistor PMOS como el NMOS conducen
parcialmente  picos de corriente  ruido en las conexiones de alimentación  se necesitan
capacitores de desacople entre VDD y masa, distribuidos a través de la placa de circuito impreso
(PCB) a menos de una pulgada de cada chip. Valor típico: 100 nF, tipo plate.
Debido a su elevada impedancia de entrada, los circuitos CMOS están sujetos a daños por
ESD (electrostatic discharge)  evitar tocar los circuitos sin estar descargado a tierra,
transportarlos en espuma conductora, etc.
Si se aplica a una entrada CMOS una tensión superior a VDD o inferior a 0 V puede ponerse en
conducción una especie de tiristor o “SCR parásito”, lo cual destruye el circuito por exceso de
potencia. Este efecto se llama latch-up y puede producirse durante un transitorio -undershoot- o bien
al alimentar un circuito cuyas entradas ya tenían tensión.

Transistores BJT - Inversor TTL
En los circuitos digitales los transistores bipolares (Bipolar Junction Transistor) actúan como
interruptores controlados por corriente.
Dos tipos:
- transistor NPN: - transistor PNP:
El circuito TTL más simple es el inversor:

Característica de salida de un transistor NPN.
corte Característica de VIN  0,6 V

transferencia de Ib 
R1
un inversor TTL
básico.
Ic   Ib (  depende de la región de funcionami ento)
VCC  Vce
Ic 
R2
saturación
corte : VIN  0; Ib  0; Ic  0; Vo  Vce  VCC
saturación : VIN  alto; ...; Vo  VCEsat

Compuertas lógicas TTL
TTL: Transistor Transistor Logic
• Familia original: 74/54
– 74/54 Series TTL
 Resistencias  constantes de tiempo y consumo
 Variantes con mayores y menores resistencias
– 74/54 H High Speed TTL
 Resistencias menores
– 74/54 L Low Power Series TTL
 Resistencias mayores
• Nuevas Familias: Uso de diodos Schottky

–74/54S (Schottky TTL), LS (Low-Power Schottky TTL) y AS (Advanced Schottky TTL),
ALS (Advanced Low Power Schottky TTL), F (Fast TTL)

Compuerta NAND TTL estándar
Q1 (transistor multiemisor): si una de las entradas se pone en
bajo, Q1 conduce y baja la tensión de base de Q2, que estará
cortado. Si ambas entradas están altas, Q2 recibe corriente de
base a través de la unión base-colector de Q1.
Q2 cortado  Q3 cortado y Q4 conduce  salida alta.
Q2 saturado  Q3 conduce y Q4 se corta  salida baja.
X Y Q1 Q2 Q3 Q4 D Z
0 0 SAT OFF OFF SAT ON 1
1 1 ZAI SAT SAT ZAD OFF 0
Esta configuración de salida se llama totem-pole o push-pull.

Entradas no utilizadas: a través de
Características eléctricas de las compuertas TTL estándar: R1 están puestas a un nivel alto
pero “débil” (sensible al ruido)  en
VOHmín = 2,4 V VIHmín = 2 V NMH = 0,4 V
vez de dejarlas flotantes hay que
VOLmáx = 0,4 V VILmáx = 0,8 V  NML = 0,4 V
conectarlas a un nivel fijo:
IOHmáx = 400 A IIHmáx = 40 A fanoutH = 10 - a nivel alto mediante una R de pull-
IOLmáx = 16 mA IILmáx = 1,6 mA fanoutL= 10 up, para limitar la corriente.
(observar la asimetría de la salida)
- a nivel bajo se pueden conectar
VCC = 5V  5 % para la serie comercial (74) directamente a masa.

Otras compuertas TTL estándar
Compuertas NOR: algo más complicadas que las Compuertas no inversoras: necesitan una
NAND. etapa intermedia inversora, por lo cual son
más lentas que las compuertas inversoras.
AND de 2 entradas.
Otras configuraciones de salida (semejantes a las CMOS):

• Colector abierto (Open-Collector): omiten la mitad superior de la etapa de salida, por lo cual
necesitan una R de pull-up externa (se calcula igual que en CMOS).
• Tres estados (Three-State): una entrada adicional de habilitación permite cortar los dos
transistores de salida para ponerla en alta impedancia.
Compuertas TTL Schottky de baja potencia
Tiempo de almacenamiento: es el tiempo que 74LS00: compuerta NAND de 2 entradas
un transistor BJT tarda en salir de la saturación. Es
una parte importante del retardo de propagación,
por lo cual para lograr más velocidad se debe evitar
trabajar en la saturación  “lógica no saturada”.
Para ello se coloca un diodo Schottky entre base y colector
de los transistores que pueden saturarse. Cuando esta
polarizado en Directa, la caída del DS es mucho menor que
la de un diodo estándar (VBC=0,4V). El DS deriva la
corriente de base al colector antes de que vaya a
saturación.
Transistor BJT común Transistor Schottky
Desventaja: aumenta la VOLmáx y por lo tanto baja la

inmunidad al ruido.

Familias lógicas TTL
Familias TTL “primitivas”: Comparación de las familias lógicas TTL
- estándar (74).
- alta velocidad (74H): con
resistencias menores  mayor
consumo de potencia.
- baja potencia (74L):
resistencias mayores 
mayores retardos de
propagación.
Familias Schottky:
- Schottky (74S): usa
transistores Schottky y
resistencias bajas para mayor
velocidad con más consumo.
- Schottky de baja potencia
(74LS): hoy es la familia TTL
más usada.
- Schottky avanzada (74AS): más velocidad que 74S por la misma potencia.
- Schottky avanzada de baja potencia (74ALS): menor potencia y más velocidad que 74LS.
-TTL rápida (74F): está entre la 74AS y la 74ALS en el balance velocidad/potencia (tp = 3 ns y
P = 4 mW/gate), por lo cual es popular en los nuevos diseños de circuitos de alta velocidad.

Hojas de datos
Secciones típicas de cualquier hoja de datos:
Valores máximos absolutos: condiciones de

peor caso para operar o almacenar el dispositivo
sin que sufra daños* (* sólo almacenar).
Condiciones de operación recomendadas:
tensión de alimentación, rangos de tensión de
entrada, carga de salida de CC y temperatura bajo
los cuales el dispositivo opera normalmente.
Características eléctricas:tensiones y
corrientes que aparecen en las entradas y salidas
bajo las condiciones recomendadas.
Características de conmutación: retardos de
propagación mínimos, típicos y máximos, bajo
condiciones de operación típicas.
Obtención de hojas de datos:

• Manuales impresos.
• CD-ROM solicitados al fabricante.
• Web site del fabricante.

Lógica de modo corriente (CML o ECL)
Es otra forma de prevenir la saturación de los transistores bipolares, con lo cual se reducen los retardos
de propagación. Lógica de modo corriente (CML) o de emisor acoplado (ECL).
• La excursión de la tensión de salida es mucho menor que en TTL y CMOS (menos de un volt).
• Los circuitos internos conmutan una corriente entre dos caminos posibles de acuerdo al estado lógico.
• Son los circuitos lógicos más rápidos (tp < 1 ns), pero consumen mucha más potencia  necesitan
refrigeración.
• Bajo nivel de integración y tecnología más complicada, debido a las transiciones muy rápidas.
• Incompatible con TTL y CMOS.
Aplicaciones: circuitos donde se requiere la más alta velocidad posible, independientemente del consumo
y del costo, ej.: súpercomputadoras Cray. Familia más difundida: ECL de Motorola.
Ejemplo: compuerta OR de 2 entradas
Niveles lógicos de la familia ECL 10K.

Lógica BiCMOS
La familia activa BiCMOS (contracción de Bipolar-CMOS) se caracteriza por combinar las tecnologías
bipolares y las MOS. La lógica es saturada y logra la alta impedancia de entrada (propia del CMOS) y la
velocidad de salida (propia del TTL). Hizo su aparición en la década del 70’ pero recién a partir de los 90’,
con los avances tecnológicos en materia constructiva, tuvo su lugar en el mercado.
Inversor BiCMOS Compuerta NAND BiCMOS
Inversor BiCMOS
Circuito básico
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
La serie 74BCT reduce un 75% el consumo de

potencia respecto a la 74F y mantiene característica
similar de velocidad.
Otras series son: 74ABT,74LVT,74ALVT

Interfases TTL-CMOS
Condiciones que debe cumplir una interfase:
1) Márgenes de ruido positivos en ambos estados
lógicos.
2) Salida dentro de los límites de cargabilidad en ambos
estados lógicos.
3) Cargabilidad dinámica aceptable (la carga capacitiva
hace crecer los tiempos y la disipación en CMOS).
Salida TTL a entrada CMOS 4000, HC o
AC:
No cumple 1), ya que el margen de ruido de
nivel alto es negativo. Soluciones:
a) resistencia de pull-up para subir el nivel a) c)
alto (no deja que conduzca la parte superior
de la salida TTL totem-pole).
b) buffer HCT.
c) si CMOS no está alimentado con 5 V, se
usa un transistor o un buffer TTL open- b)
collector. d)
Salida CMOS 4000 a entrada TTL: no

cumple 2), ya que la salida CMOS no puede
drenar la corriente de entrada de TTL.
Solución: usar un buffer CMOS (4049/4050).

Interfases con dispositivos de salida
Salida a LED: La salida debe ser capaz de manejar la corriente, que debe ser limitada con una R.
VOH  VLED VCC  VOL  VLED

Rmín  Rmín 
I OHmáx I OLmáx Una salida TTL sólo puede drenar suficiente
Rmax : Valor que asegura la intensidad lumínica deseada corriente para encender un LED.
Salida de potencia, controlada por transistor : puede servir para manejar un LED, una lámpara, un
relé, etc.
VCC  VCEsat
V  VCEsat  VLED Ic 
Ic  CC RRELÉ VOH  0,6 V
RL RBmín 
IOH máx
VOH  0,6 V
RBmáx 
Ic /  sat

Lógica de bajo voltaje e interfaces
• La disminución del voltaje de alimentación reduce la disipación de energía.
• A medida que se disminuye el tamaño de los transistores, el aislamiento de óxido de los
transistores CMOS es incapaz de manejar tensiones de 5V.
Grupo denominado Joint Electron Device Engineering Council (JEDEC), seleccionó los
futuros voltajes “estándar” de alimentación lógicos. Estos son:
3,3V ±0,3V; 2,5V ±0,2V y 1,8V ±0,15V.
En el caso de familias lógicas discretas, la tendencia ha sido producir circuitos que funcionen
y produzcan salidas de menor voltaje, pero que toleren también entradas de mayor voltaje.
En el caso de los ASIC y P, se ha seguido un enfoque similar. Estos dispositivos son
suficientemente grandes y tiene sentido suministrar dos alimentaciones diferentes.
• Por un lado, un voltaje bajo de 2,5V para alimentar las compuertas internas o lógica
del núcleo.
• Un voltaje mayor de 3,3V para hacer funcionar los circuitos de entrada y salidas
externos o anillo de alimentación auxiliar de tal manera de mantener la compatibilidad
con generaciones antiguas.

Lógica LVCMOS y LVTTL 3,3V
LVCMOS (Low Voltage CMOS): se utilizan en aplicaciones CMOS puras, donde las salidas tienen poco
consumo en estática, de modo que VOL y VOH pueden estar a 0,2 V de los valores límite de alimentación,
para corrientes de salida IO=±100 µA.
LVTTL (Low Voltage TTL): LVTTL, con niveles idénticos a los valores estándar de la familia TTL, se
emplea en aplicaciones donde las corrientes de salida en estática son importantes, de manera que
VOL <0,4 V y VOH >2,4 V, para IO=±2mA.Las salidas de puertas LVTTL (3,3 V) pueden controlar
directamente entradas TTL (5V).
Familias TTL y CMOS
Las salidas LVTTL puede 5V compatibles (HCT,
controlar una entrada TTL sin VHCT y FCT)
problemas respetando las
especificaciones de corrientes
IOLmax e IOHmax.
Las salidas TTL (5V) pueden

controlar entradas LVTTL
(3,3 V) si éstas son tolerantes a
+5V.
Familias CMOS 5V
simétricos
(HC y VHC)

Entradas Tolerantes a 5V
Las entradas de una compuerta pueden no ser tolerantes a voltajes mayores a VCC ,esto es un problema
cuando se tienen dispositivos CMOS o TTL de 5V que se conectan a otros alimentados con 3,3V.
En el caso de las familias HC, la Vimax=Vcc (valores absolutos), por tanto, si se conecta a 3,3V y recibe
entradas CMOS o TTL alimentadas a 5V no las admitirá si VOH es mayor a su alimentación.
En el caso de familias VHC el Vimax =5,5V por lo cual es posible admitir entradas CMOS y TTL de 5V.
Diodos de fijación
Clamp Diode
Características entrada
Características entrada familia HC familia VHC y AHC

Salidas Tolerantes a 5V
Deben ser consideradas cuando las salidas de 3,3V y las de 5V de tres estados
(three-state), se conectan a un bus común. En ese caso la salida de 3,3V está en
Hi-Z, un dispositivo de 5V puede estar conectado al bus.
Las salidas 3-State CMOS estándar, tiene un transistor Q1 de canal n conectado a
masa y un Q2 de canal p conectado a VCC. Cuando ambos están deshabilitados,
Q1 esta cerca de 0V y Q2 a Vcc de modo que ambos transistores están apagados
y por tanto en Hi-Z.
Si Vcc=3,3V y sobre la salida Y se aplican 5V, entonces aparecen en el drenaje de
Q2 mientras que el gate está a 3,3V. Con el gate a menor potencial que el drain,
Q2 entra en conducción y proporciona un camino de baja impedancia entre la
salida Y y Vcc circulando una corriente excesiva.
Para evitar que se encienda Q2, se agrega un transistor Q3 de canal p, de tal
manera que
si Vout >Vcc, Q3 se enciende y Q2 permanece apagado ya que su voltaje en gate
es Vout.
Esta estructura se emplea en la familia LVC (Low voltage CMOS) de T.I.
•Las salidas TTL puden controlar entradas LVTTL si las entradas son tolerantes a 5V.
•Las salidas tolerantes LVTTL pueden controlar directamente entradas TTL, cumpliendo con las
restricciones habituales de corriente de salida (IOLmax, IOLmax).
•Las salidas three states TTL y LVTTL pueden controlar el mismo bus si las salidas LVTTL son tolerantes a
5V.
Lógica de 3,3V ; 2,5V y 1,8V
La transición de 3,3V a 2,5V resulta mas complicada. Las salidas de 3,3V pueden controlar entradas de
2,5V siempre y cuando toleren 3,3V.
Sin embargo, el VOH de 2,5V es

igual al VIH de 3,3V dando un
MNH=0 lo cual no es aconsejable.
Se pueden utilizar traductores o

desplazadores de nivel, utilizando
ambos voltajes de alimentación.
En una transición de 1,8 V a 2,5 V

el NMH da negativo por lo cual se
necesitan traductores de nivel.
Muchos ASICs, FPGAs y micro-

procesadores tienen en la
actualidad traductores para
manejar distintos niveles lógicos.

Interfaces de Bajo Voltaje
•Caso A) Salida 3,3V a entrada TTL 5V
Salida de 3,3 LVCMOS (LV-A) a entrada TTL 5V: En este caso solo debe conectarse directamente la
salida LVCMOS de 3,3V a una entrada TTL compatible.
Salida 3.3V LVTTL (LVT) a entrada de 5V TTL: Similar que, pero con peores NM.
•Caso B) Salida de 3.3V a entrada CMOS 5V

Incorporar una compuerta AHCT (entradas TTL-compatible) en serie. Conectar la señal de 3.3V a una
compuerta AHCT alimentada a 5V (o HCT), y luego a la entrada CMOS 5V. La salida de 3.3V puede ser
LVCMOS o LVTTL.
•Caso C) Salida 5V a entrada de 3,3V

Salida de 5V CMOS (HC) a entrada 3.3V que es 5V-Tolerante: si se dispone de un CI alimentado a
3,3V y tolerante a entradas 5V (es el caso de la mayoría de los micros, familias lógicas) solamente es
necesario conectar a la entrada de 3,3V la salida 5V directamente. Salidas CMOS (5V) pueden ser HC,
AHC, AC, etc. Las entradas 3,3V pueden ser LV-A, LVX, LVC, LCX, o también AHC alimentadas a
3,3V.
No se pueden utilizar las familias HC, AC, LV, o ALVC, ya que no son 5V-tolerant (incluyen el
diodo de fijación superior).

Interfaces de Bajo Voltaje
•Caso C) Salida 5V a entrada de 3,3V
Salida 5V TTL output (LS) a entrada 3.3V que es 5V-Tolerante: Se requiere un CI alimentado a 3.3V
que sea 5V tolerante y que sea compatible con los niveles de voltaje de TTL. La salida de 5V TTL
puede ser LS, ALS, etc. Entradas TTL compatibles puede encontrarse en las familias LVC o LCX
alimentadas a 3.3V.
No se pueden utilizar las familias HC, AC, LV, o ALVC, ya que no son 5V-tolerant (incluyen el
diodo de fijación superior) o no tienen niveles compatibles o ambas
•Caso D) salida 5V a entrada 3,3V no tolerante a 5V

Salida 5V CMOS (HC) a entrada 3.3V que no es 5V-Tolerante: Agregar una compuerta LV-A (5V-
Tolerant). Conectar la señal de 5V a la entrada de LV-A gate alimentada a 3,3V y luego su salida a
cualquier entrada de 3.3V. Por ejemplo utilizar 74LV04A, etc. No utilizar lógica LV estándar (eg:
74LV04), ya que no es 5V-Tolerant. Tener cuidado ya que la familia LV-A se distingue en el número de
parte con una A al final.
Salida 5V TTL (LS) a entrada 3.3V que no es 5V-Tolerante: utilizar interface similar a la anterior
pero con familias LVC o LCX .

http://www.ti.com/lit/ml/scyb004b/scyb004b.pdf

Lógica CMOS de bajo voltaje e interfaces
Resumen Familias TI (http://www.ti.com/lit/ml/scyb004b/scyb004b.pdf)
Gunning Transceiver Logic

(Xerox)
High-Speed
Transceiver Logic
(IBM)
Stub Series Terminated Logic

(SSTL)
SSTL_3, 3.3 V, defindo en

EIA/JESD8-8 1996
SSTL_2, 2.5 V, definido en
EIA/JESD8-9B 2002 utilizado en
DDR
SSTL_18, 1.8 V, definido en
EIA/JESD8-15A utilizado en DDR2
SSTL_15, 1.5 V, utilizado en DDR3.

Resumen Familias TI (http://www.ti.com/lit/ml/scyb004b/scyb004b.pdf)
Enhanced
Transceiver
Logic
Backplane
Transceiver
Logic

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