UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, Decana de América)

LABORATORIO N°2

 Curso: Micro/nano Sistemas Electrónicos

 Docente: Ing. Alarcón Matutti Rubén

 Alumno: Vicuña Quispe Brayan

 Código: 15190029

 Tema: Bases del diseño geométrico de Acis’s

 Ciclo: 2021 - I
PREGUNTAS

1. Presentar el LAYOUT mínimo del inversor realizado por Ud. Considerar para el layout
el esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar de conseguir
un layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D.

 Layout

Fig. 1 Layout del inversor.

 Corte transversal
Fig. 2 Corte transversal (2D).
 Fig. 3 Lista de capas donde especifica el grosor y altura en micrómetros.

 Figura en 3D

Fig. 4 Vista en 3D del inversor.

 Grafica de la función del inversor

Fig. 5 Grafica de la función del inversor (Vin-Vout).

2. Para el layout del inversor (muestre el procedimiento empleado):
- Hallar la frecuencia máxima de operación
- El área ocupada del layout

Frecuencia máxima de operación:

1
f máximaoperación = =66.6 GHz
15 ps
Área ocupada del layout

Fig. 6 Área ocupada del layout.

𝐴𝑟𝑒𝑎=𝑏∗ℎ
𝐴𝑟𝑒𝑎=25λ∗50λ
𝐴𝑟𝑒𝑎=1250λ2
Donde: λ=0.125μm
𝐴𝑟𝑒𝑎=1250λ2
𝐴𝑟𝑒𝑎=19.53 pm2
3. Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la
descripción CIF (Caltech Intermediate Form) del inversor. En cada caso,
establecer las reglas principales de sintaxis y describir sus contenidos. Buscar en
libro y/o Internet la información necesaria.

 Descripción CIR (Spice)

Fig. 7 Parámetros de simulación.

Fig. 8 Descripción Spice file

 Fig.9 Representación de las capacidades parasitas

Descripción CIF
 La línea que contiene DS muestra si hay una escala a tener en cuenta,
esto permite procesar dimensiones inferiores a las micras.
 Siempre que se haya especificado muestra el tpocell.
 Los polígonos (P) deben tener al menos tres puntos. Un polígono
cualquiera de más puntos es aceptado.
 Las líneas (L) deben tener al menos un punto.
 Pueden introducirse comentarios, pero son ignorados.
 La letra final E indica el final del archivo.
 Fig. 10 Interface CIF

Fig. 11 Código generado del archivo CIF

-5625,9250 -3500,9250

-6250,7250
-3625,7250

-6250,7000 -3625,7050

-5625,6000

-3500,6000

-6250,4250 -3625,4250

-6250,4000 -3625,4000
4. Presentar el LAYOUT completo (manual y de menor área) en base al mostrado en la
Fig. C. Analizar y determinar la función lógica de salida del circuito, corroborar su
función lógica mediante simulación. Medir el ÁREA del layout y hallar la frecuencia
MÁXIMA de operación

 Implementación
 Corte transversal 2D

 Figura 3D
 Comportamiento dinámico

 Tabla lógica

Clok1 Clock2 Vout

0 0 1

0 1 1

1 0 1

1 1 0

 Función lógica

´ 1+ clock
Clock ´ 2
 Área del Layout

𝐴𝑟𝑒𝑎=𝑏∗ℎ
𝐴𝑟𝑒𝑎=49λ∗59λ
𝐴𝑟𝑒𝑎=2891λ2
Donde: λ=0.125μm
𝐴𝑟𝑒𝑎=2891λ2
𝐴𝑟𝑒𝑎=45.17 pm2

 Frecuencia máxima de operación:

1
f máximaoperación = =71.42GHz
14 ps
5. Para circuito digital MOS mostrado en las Figura 1 Analizar y determinar la
función lógica de salida del circuito. Presentar completo el LAYOUT (manual y
de menor área) y corroborar su función lógica mediante simulación. Medir el
ÁREA del LAYOUT y hallar la frecuencia MÁXIMA de operación.

 Implementación del circuito en el programa Microwind

 Dimensiones

𝐴𝑟𝑒𝑎=𝑏∗ℎ
𝐴𝑟𝑒𝑎=62λ∗50λ
𝐴𝑟𝑒𝑎=3100λ2
Donde: λ=0.125μm
𝐴𝑟𝑒𝑎=3100λ2 S Ln1 Ln2 F
𝐴𝑟𝑒𝑎=48.4375 pm2 0 0 0 1
0 0 1 0
 Tabla lógica 0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
 Siendo así su frecuencia máxima de operación:
1
f máximaoperación = =32.25 GHz
31 ps