5) Dado el layout simplificado (para completar):

Obtenemos el diagrama en función de los transistores:

Desarrollamos el circuito en DSCH

A través de la simulación obtenemos la tabla de funcionamiento en función de salida

S Ln1 Ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Obtenemos la función lógica de F

F=S ln 2+S ln 1
Compilamos el archivo verilog en el microwind colocando los parámetros para cada transistor

Obtenemos el circuito en Microwind

a) Determinar el número de transistores del circuito que pueden tener los fallo S-OPEN y
fallo S-ON.

El circuito consta de 6 transistores 3 de tipo N y 3 de tipo P independientemente cada uno

puede sufrir un fallo s-open o un fallo s-on, entonces el circuito puede presentar un total de 12
fallos distintos a través de sus 6 transistores.

b) Elegir un transistor y hallar el vector/vectores de test para detectar el fallo S-OPEN y el

fallo S-ON.

Elegimos un transistor del circuito presentado

Fallo S-OPEN

Para el fallo S-OPEN utilizaremos un vector de test S,Ln1,Ln2=0,0,0, para este vector la salida F
debería ser F=1 pero como el transistor se encuentra en modo de circuito abierto impide el
paso de Vcc o 1 logico generando que la salida se mantenga en 0 logico, esto también se
cumplirá en cualquier tipo de vector para el circuito.

Fallo S-ON

Para el fallo S-ON utilizaremos un vector de test S,Ln1,Ln2=0,0,1 para este valor el vector de
salida de F debería ser F = 0 ya que el transistor inferior se cierra y deja pasar el valor de gnd
pero como el transistor que escogimos esta en cortocircuito Ambos Vcc y gnd tienen
trayectoria directa hacia F generando un valor diferente al 0 logico o 1 logico

c) En el programa DSCH (esquemático) y/o Microwind (layout) inyectar manualmente y

simular los fallos anteriores. Considerar los transistores de dimensiones mínimas (L=0.25
micras, W=0.75 micras).

Fallos S-OPEN

En el circuito Dsch cortamos uno de los extremos del transistor para representar el modo de
circuito abierto para el transistor
Generamos el archivo verilog y lo compilamos en microwind

Vista Background
Obtenemos el diagrama de tiempos

Para el vector de test S,Ln1,Ln2=0,0,0

Podemos observar que para el vector test S,Ln1,Ln2=0,0,0 la salida F no cumple con la función
lógica ya que nos da un F=0 esto debido a que el transistor en circuito abierto no deja pasar la
señal vcc y tampoco lo hará con ningún otro vector y la salida F se mantendrá a 0, de esta
forma se puede ver el fallo del transistor de modo S-OPEN

Fallo S-ON

En el circuito DSCH quitamos el transistor y unimos los terminales para simular el transistor en
modo cortocircuito
Generamos el archivo verilog y lo compilamos en microwind

Vista Background
Obtenemos el diagrama de tiempos

Para el vector de test S,Ln1,Ln2=0,0,1

Podemos observar para el vector test S,Ln1,Ln2=0,0,1 donde la salida F debería ser F=1 nos da
un valor que no representa 1 o 0 logico esto debido a que las señales Vcc y Gnd tienen salida
directa hacia F, de esta forma se puede ver el fallo del transistor de modo S-ON

d) Verificar si hay algún transistor del circuito que no es testable.

Podemos deducir que para todos los transistores existe al menos un vector test que pueda
determinar una falla sea del tipo S-OPEN O S-ON