(Semana 06) Administración SistemasOperativos - Clase - Arquitectura de Un Procesador

UNIVERSIDAD NACIONAL
DE CAÑETE
Código: F-M01.01-VPA-008
Revisión: 02
Fecha de aprobación: 22/03/2022
Curso: ADMINISTRACIÓN DE SISTEMA OPERATIVOS
Docente: Manuel Abanto Corcuera
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Universidad Nacional de Cañete – UNDC 2023. Todos los derechos reservados
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Revisión: 02
Arquitectura de un procesador
INTRODUCCIÓN
DESARROLLO
CONCLUSIÓN
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INTRODUCCIÓN
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Uno de los aspectos relacionados con los computadores

que han evolucionado de manera más visible es el de los
lenguajes de programación. Los lenguajes de
programación de alto nivel permiten al programador
expresar algoritmos de manera más concisa, pero
ocasionan otro problema conocido como el salto
semántico: la diferencia entre las operaciones que
proporcionan los lenguajes de alto nivel y las que
proporciona la arquitectura del computador. De esta
manera, se puede diferenciar entre dos filosofías de
diseño de arquitecturas de unidades de procesamiento:
Computador de un Conjunto de Instrucciones Reducido
(RISC) y Computador de un Conjunto de Instrucciones
Complejo (CISC).
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Teoria sobre arquitetura Cliente- Servidor Código: F-M01.01-VPA-008
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El microprocesador desarrollado en este trabajo

tiene arquitectura MIPS de 16 Bits para la
ejecución de instrucciones con punto fijo. El
procesador fue llamado ESCOMIPS, puesto que
fue desarrollado en la Escuela Superior de
Cómputo (ESCOM) del IPN. El procesador,
mostrado, presenta las siguientes características:
¾ Formato de instrucción de 25 bits para todas
las instrucciones. ¾ Cada instrucción se ejecuta
en un ciclo de reloj. ¾ Archivo de 16 registros de
trabajo. ¾ Memoria de programa y memoria de
datos separada, es decir, Arquitectura Harvard. ¾
El contador de programa puede direccionar hasta
64 kwords. ¾ En memoria de datos se puede
direccionar hasta 64 kwords + 4 kwords .
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Este microprocesador esta dividido en dos

sub-procesadores.
La “Unidad de Ejecución” (EU) encargada de

ejecutar las instrucciones, la cual posee una
ALU (unidad aritmético-lógica) con un
registro de estado con varios flags asociados
y un conjunto de registros de trabajo.
Por otro está la “Unidad de Interfaz de bus”

(BIU) encargada de la búsqueda de las
instrucciones, ubicarlas en la cola de
instrucciones antes de su ejecución y facilitar
el direccionamiento de la memoria, es decir,
encargada de acceder a datos e
instrucciones del mundo exterior.
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Conclusiones DE CAÑETE
La arquitectura multiciclo constituye la base de la arquitectura Revisión: 02
segmentada del presente proyecto; esto se logró mediante la Fecha de aprobación: 22/03/2022
utilización y modificación de varios módulos de la arquitectura
multiciclo, con los cuáles se implementó en principio una
arquitectura uniciclo y a partir de la misma se llegó finalmente a la
arquitectura segmentada. La segmentación de la arquitectura
multiciclo se llevo a cabo en cinco etapas: búsqueda de instrucción
(IF), decodificación de la instrucción y búsqueda de operandos (ID),
ejecución (EX), acceso a memoria (MEM) y retroalimentación de
resultado (WB). Las principales modificaciones que se realizaron a
la arquitectura multiciclo para segmentación de la misma fueron:
separación de memoria de datos y de instrucciones, acceso
simultáneo en el banco de registros, independizar el PC de la ALU,
modificaciones para uso de instrucciones MIPS. En la ejecución de
instrucciones de la arquitectura segmentada se encontró los
siguientes riesgos: estructurales, en la ruta de datos, en la ruta de
control, en el acceso a memoria. Para solventar esto implementó las
unidades de adelantamiento y de predicción. Con la segmentación
se logró mejorar el rendimiento de la arquitectura multiciclo.
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Consultas Código: F-M01.01-VPA-008
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REFERENCIAS BIBLIOGRÁFICAS Código: F-M01.01-VPA-008

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Ortega, V. H. G., Savedra, J. C. S., Ortega, S., & Tovar, R. H. (2009). Microprocesador didáctico de
arquitectura RISC implementado en un FPGA. e-Gnosis,
1-8..https://www.redalyc.org/pdf/730/73012215014.pdf
García, J. A. D., Brenes, E. S., & Rojas, L. Q. DISEÑO DE UN FILTRO DIGITAL (IIR) CON MICROPROCESADOR DE
ARQUITECTURA MULTICICLO EN FPGA.http://161.111.232.132/iberchip2006/ponencias/8.pdf.
Gómez Luis, A. I. Diseño e implementación en un FPGA de un microprocesador basado en la

arquitectura MIPS de un solo ciclo.
http://161.111.232.132/iberchip2007/articulos/5/a/paper/2--Diseno_Implementacion_Microprocesado
r.pdf
Sanchez-Romero, J. L. (2009). Arquitectura de procesadores especializados en cálculo geométrico:

aplicación a procesos de fabricación.
Micolini, O. (2015). Arquitectura asimétrica multicore con procesador de petri (Doctoral dissertation, Universidad Nacional de
La Plata). http://sedici.unlp.edu.ar/bitstream/handle/10915/46173/Documento_completo.pdf?sequence=1
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Curso: ADMINISTRACIÓN DE SISTEMA OPERATIVOS

Docente: Manuel Abanto Corcuera

Uno de los aspectos relacionados con los computadores

El microprocesador desarrollado en este trabajo

Este microprocesador esta dividido en dos

La “Unidad de Ejecución” (EU) encargada de

Por otro está la “Unidad de Interfaz de bus”

REFERENCIAS BIBLIOGRÁFICAS Código: F-M01.01-VPA-008

Gómez Luis, A. I. Diseño e implementación en un FPGA de un microprocesador basado en la

Sanchez-Romero, J. L. (2009). Arquitectura de procesadores especializados en cálculo geométrico:

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