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TRANSISTOR DE EFECTO DE CAMPO DE UNION (JFET)

Un JFET de canal N se fabrica difundiendo una región de tipo P en un canal de tipo

N, tal y como se muestra en la Figura 1. A ambos lados del canal se conectan los
terminales de fuente (S, Source) y drenaje (D, Drain). El tercer terminal se denomina
puerta (G, Gate).

Figura 1: Esquema del transistor JFET de canal N

Los símbolos de este tipo de dispositivos son:

Figura 2: Símbolos de los transistores JFET

Las explicaciones incluidas en este capítulo se refieren fundamentalmente al

transistor NJFET, teniendo en cuenta que el principio de operación del PJFET es
análogo.

PRINCIPIO DE OPERACION DEL NJFET

A continuación se explica cómo se controla la corriente en un JFET. Al igual que

sucede con los transistores BJT el JFET tiene tres regiones de operación:

• Región de corte
• Región lineal
 2

• Región de saturación

Es preciso hacer notar que en este caso, la saturación alude a un fenómeno

completamente distinto al de los transistores BJT.

Región de corte

Centremos nuestra atención en la Figura 1. La zona de tipo P conectada a la puerta

forma un diodo con el canal, que es de tipo N. Como se recordará, cuando se forma
una unión PN aparecen en los bordes de la misma una zona de deplección en la que
no hay portadores de carga libres. La anchura de dicha zona depende de la
polarización aplicada. Si esta es inversa, la zona se hace más ancha,
proporcionalmente a la tensión aplicada. Aplicando una tensión VGS negativa
aumentamos la anchura de la zona de deplección, con lo que disminuye la anchura
del canal N de conducción.
Si el valor de VGS se hace lo suficientemente negativo, la región de agotamiento se
extenderá completamente a través del canal, con lo que la resistencia del mismo se
hará infinita y se impedirá el paso de ID (Figura 3). El potencial al que sucede este
fenómeno se denomina potencial de bloqueo (Pinch Voltage, VP).

Figura 3: Esquema del transistor JFET de canal N polarizado con la tensión de

bloqueo

Por lo tanto, para valores más negativos que VP el transistor NJFET se encuentra
polarizado en la región de corte, y la corriente de drenaje resulta ser nula.

Región lineal

Si en la estructura de la Figura 1 se aplica una tensión VDS mayor que cero,

aparecerá una corriente circulando en el sentido del drenaje a la fuente, corriente que
llamaremos ID. El valor de dicha corriente estará limitado por la resistencia del canal
N de conducción. En este caso pueden distinguirse dos situaciones según sea VDS
grande o pequeña en comparación con VGS.
 3

Valores pequeños del voltaje drenaje-fuente

La Figura 4 presenta la situación que se obtiene cuando se polariza la unión GS con

una tensión negativa, mientras que se aplica una tensión entre D y S menor.

Figura 4: Esquema del transistor JFET de canal N polarizado con VGS < 0

Por el terminal de puerta (G) no circula más que la corriente de fuga del diodo GS,
que en una primera aproximación podemos considerar despreciable. La corriente ID
presenta una doble dependencia:

• La corriente ID es directamente proporcional al valor de VDS

• La anchura del canal es proporcional a la diferencia entre VGS y VP. Como ID
está limitada por la resistencia del canal, cuanto mayor sea VGS - VP, mayor
será la anchura del canal, y mayor la corriente obtenida.

Los dos puntos anteriores se recogen en la siguiente expresión:

Por lo tanto, en la región lineal obtenemos una corriente directamente proporcional a

VGS y a VDS.

Valores altos del voltaje drenaje-fuente

Para valores de VDS comparables y superiores a VGS la situación cambia con

respecto al caso anterior: la resistencia del canal se convierte en no lineal, y el JFET
pierde su comportamiento óhmico. Veamos por qué sucede esto.
Cuando se aplica un voltaje VDS al canal de 5 voltios, por ejemplo, este se distribuye
a lo largo del canal, es decir, en las proximidades del terminal D la tensión será de 5
V, pero a medio camino la corriente circulante habrá reducido su potencial a la mitad
(2,5 V), y en el terminal S el potencial será nulo. Por otra parte, si VGS es negativa (-
2 V, por ejemplo), la tensión se distribuirá uniformemente a lo largo de la zona P, al
 4

no existir ninguna corriente (Figura 5). (NOTA: se desprecia la caída de tensión en las
zonas situadas por debajo de los contactos).

Figura 5: Esquema del transistor JFET de canal N polarizado con VGS = -2 V y VDS = 5 V

Sigamos adelante. En las proximidades del terminal S la tensión inversa aplicada es

de 2 V, que se corresponde con la VGS = -2 V. Sin embargo, conforme nos
acercamos a D esta tensión aumenta: en la mitad del canal es de 4,5 V, y en D
alcanza 7 V. La polarización inversa aplicada al canal no es constante, con lo que la
anchura de la zona de deplección tampoco lo será (Figura 6). Cuando VDS es
pequeña, esta diferencia de anchuras no afecta a la conducción en el canal, pero
cuando aumenta, la variación de la sección de conducción hace que la corriente de
drenaje sea una función no lineal de VDS, y que disminuya con respecto a la
obtenida sin tener en cuenta este efecto.

Figura 6: Esquema del transistor JFET de canal N en la región de conducción no lineal

Región de saturación
 5

Si VDS se incrementa más, se llegará a un punto donde el espesor del canal en el

extremo del drenaje se acerque a cero. A partir de ese momento, la corriente se
mantiene independiente de VDS, puesto que los incrementos de tensión provocan un
mayor estrechamiento del canal, con lo que la resistencia global aumenta (Figura 7).

Figura 7: Esquema del transistor JFET de canal N en la región de corriente constante

La región de saturación se da cuando se estrangula el canal en el drenaje, lo que

sucede cuando la tensión puerta-drenaje es más negativa que VP, es decir:
VGD < VP => VGS - VDS < VP => VDS > VGS – VP

Antes de seguir adelante, comparemos las figuras Figura 3 y Figura 7. En el caso del
bloqueo, todo el canal resulta afectado por la zona de deplección, que es constante
porque la tensión VGS se aplica uniformemente a lo largo de la unión. En cambio, en
la región de corriente constante sólo parte del canal ha llegado al bloqueo (provocado
por VDS, que varía a lo largo del mismo), y es lo que permite la circulación de la
corriente.

CURVAS CARACTERÍSTICAS

Son dos las curvas que se manejan habitualmente para caracterizar los transistores
JFET. En primer lugar, en la representación de ID frente a VGS, para una VDS dada,
se aprecia claramente el paso de la región de corte a la de saturación (Figura 8). En
la práctica sólo se opera en el segundo cuadrante de la gráfica, puesto que el primero
la VGS positiva hace crecer rápidamente IG.
 6

Figura 8: Característica VGS - ID del transistor NJFET

En la característica VDS - ID del transistor NJFET se observa la diferencia entre las

regiones lineal y de saturación (Figura 9). En la región lineal, para una determinada
VGS, la corriente crece proporcionalmente a la tensión VDS. Sin embargo, este
crecimiento se atenúa hasta llegar a ser nulo: se alcanza el valor de saturación, en
donde ID sólo depende de VGS.

Figura 9: Característica VDS - ID del transistor NJFET

Nótese que, según esta gráfica, la región de saturación del JFET se identifica con la
región activa normal de los transistores bipolares. Mientras que en RAN la corriente
de colector sólo depende de la de base, aquí la magnitud de control es la tensión
VGS. Por el contrario, si la resistencia del JFET en la región lineal es muy pequeña
puede encontrarse un cierto paralelismo entre las regiones lineal de JFET y de
saturación del BJT.
 7

PARÁMETROS COMERCIALES

Se presenta a continuación algunas de las características de los transistores JFET

que ofrecen los fabricantes en las hojas de datos:

• IDSS: Es la corriente de drenaje cuando el transistor JFET se encuentra en

configuración de fuente común y se cortocircuita la puerta y la fuente (VGS=0).
En la práctica marca la máxima intensidad que puede circular por el transistor.
Conviene tener en cuenta que los transistores JFET presentan amplias
dispersiones en este valor.
• VP (Pinch-Off Voltage): es la tensión de estrangulamiento del canal. Al igual
que IDSS, presenta fuertes dispersiones en su valor.
• RDS(ON): Es el inverso de la pendiente de la curva ID/VDS en la zona lineal.
Este valor se mantiene constante hasta valores de VGD cercanos a la tensión
de estrangulamiento.
• BVDS (Drain-Source Breakdown Voltage): es la tensión de ruptura entre fuente
y drenaje. Tensiones más altas que BVDS provocan un fuerte incremento de
ID.
• BVGS (Gate-Source Breakdown Voltage): es la tensión de ruptura de la unión
entre la puerta y la fuente, que se encuentra polarizada en inversa. Valores
mayores de BVGS provocan una conducción por avalancha de la unión.

MODELOS DEL TRANSISTOR NJFET

Análogamente a lo efectuado con el transistor bipolar se van a presentar dos modelos

para el JFET: uno para analizar el funcionamiento del transistor JFET con señales
continuas y otro para las señales alternas aplicadas sobre un punto de operación de
la región de saturación.
En primer lugar se presentan los modelos para las diferentes regiones de operación,
a saber, corte, saturación y zona lineal. A partir de las ecuaciones dictadas por este
modelo, se deducen posteriormente las expresiones necesarias para el análisis de
señales de alterna de pequeña amplitud.

Modelo estático ideal

Para el transistor NJFET, el modelo viene representado en la Figura 10. El valor de

ID depende de la región de funcionamiento del transistor.
 8

Figura 10: Esquema circuital del modelo del transistor JFET

1. Región de corte: la condición de la región de corte es que el canal esté

completamente estrangulado en las proximidades de la fuente, lo que sucede
cuando la tensión puerta-fuente alcance la tensión de estrangulamiento
(VGS<VP). En este caso ID=0.
2. Región lineal: es la región en que se produce un incremento de la intensidad ID
al aumentar VDS. Este incremento es lineal para bajos valores de VDS aunque
la linealidad se pierde cuando VDS se acerca a -VP. Para trabajar en la región
lineal se deben dar dos condiciones:

o VGS > VP
o VGD > VP VGS > VP + VDS

Estas condiciones equivalen a admitir que el canal de conducción no se estrangula

por la zona de deplección en inversa tanto en el extremo de drenaje como en la
fuente. El valor que toma la corriente ID es

1. Región de saturación: la región de saturación tiene lugar cuando la tensión

entre drenador y puerta alcanza la tensión de estrangulamiento. Para que ello
ocurra, el canal N, tiene que estar estrangulado en el extremo cercano al
drenaje, pero no en el extremo del canal cercano a la fuente. Entonces, al igual
que en el caso anterior, deben ocurrir dos condiciones:

o VGS > VP
o VGD < VP VGS < VP + VDS

En este caso la intensidad ID ya no depende de VDS, siendo su expresión

Por lo general, en los transistores NJFET tanto VP como VGS toman valores
negativos, mientras que VDS e IDSS son positivos, tomando la dirección ID tal y
como aparece en el modelo.
 9

Modelo para señales alternas

Para la deducción del mismo se consideran las siguientes hipótesis:

• Transistor polarizado en la región de saturación

• Oscilaciones alternas de baja amplitud y baja frecuencia

Expresiones generales

De entre las diversas opciones posibles, para la deducción del modelo se escogen
como variables independientes las tensiones VGS y VDS, mientras que las
dependientes son las corrientes IG e ID. De este modo, las ecuaciones
características del transistor vendrán dadas por dos funciones f1 y f2 tales que:

Las tensiones y corrientes de un punto de polarización concreto vendrán dadas por

las expresiones anteriores:

Supongamos que sobre este punto de operación Q se añade una componente

alterna, caracterizada por un VGS y por un VDS. Las oscilaciones de las corrientes
pueden calcularse como:

A partir de este momento, para simplificar la notación se escribirán con letra

minúscula los incrementos de las variables. La expresión anterior admite una
representación matricial:

en donde los coeficientes yij se llaman parámetros admitancia.

• yis : Admitancia de entrada (-1)

• yrs: Admitancia de transferencia inversa (-1)
• yfs : Transconductancia (-1). Se suele nombrar como gm
• yos : Admitancia de salida (-1)
 10

Cálculo de los parámetros admitancia

Para el cálculo de los parámetros yij se van a emplear las expresiones resultantes del
modelo estático para la región de saturación.

• Función f1 =>

• Función f2 =>

La representación circuital de este modelo simplificado responde al mismo esquema

presentado en la Figura 10.

TRANSISTOR MOSFET
Las prestaciones del transistor MOSFET son similares a las del JFET, aunque su
principio de operación y su estructura interna son diferentes. Existen cuatro tipos de
transistores MOS:

• Enriquecimiento de canal N
• Enriquecimiento de canal P
• Empobrecimiento de canal N
• Empobrecimiento de canal P

Los símbolos son:

 11

Figura 11: Transistores MOSFET

La característica constructiva común a todos los tipos de transistor MOS es que el

terminal de puerta (G) está formado por una estructura de tipo
Metal/Óxido/Semiconductor. El óxido es aislante, con lo que la corriente de puerta es
prácticamente nula, mucho menor que en los JFET. Por ello, los MOS se emplean
para tratar señales de muy baja potencia.

PRINCIPIO DE OPERACION

De entre todos los tipos de transistores MOS existentes se va a analizar el principio

de funcionamiento de dos de ellos: los NMOS de enriquecimiento y empobrecimiento.
NMOS de enriquecimiento

En la Figura 12 se presenta el esquema de un MOS de canal N de enriquecimiento.

Figura 12: Esquema del transistor NMOS de enriquecimiento

 12

Supongamos que se aplica una tensión VDS mayor que cero mientras que VGS se
mantiene en cero. Al aplicar una tensión positiva a la zona N del drenaje, el diodo que
forma éste con el sustrato P se polarizará en inversa, con lo que no se permitirá el
paso de corriente: el MOS estará en corte.

Sigamos suponiendo, y pensemos ahora que aplicamos un potencial VGS positivo,

mientras mantenemos la VDS positiva también. La capa de aislante de la puerta es
muy delgada, tanto que permite al potencial positivo aplicado repeler a los huecos y
atraer a los electrones del material P. A mayor potencial aplicado, mayor número de
electrones será atraído, y mayor número de huecos repelido. La consecuencia de
este movimiento de cargas es que debajo del terminal G se crea un canal negativo,
de tipo N, que pone en contacto el drenaje con la fuente. Por este canal puede
circular una corriente. Recapitulando, por encima de un valor positivo VGS = VTH se
posibilita la circulación de corriente ID (Figura 13). Nos encontramos ante una región
de conducción lineal.

Figura 13: Esquema del transistor NMOS de enriquecimiento en conducción

Si el valor de VDS aumenta, la tensión efectiva sobre el canal en las proximidades del
drenaje (VGS - VDS) va disminuyendo, con lo que el canal se estrecha en dicha
zona, y se pierde la linealidad en la relación ID - VDS. Finalmente se llega a una
situación de saturación similar a la que se obtiene en el caso del JFET.
NMOS de empobrecimiento

En la Figura 14 se presenta el esquema de un MOS de canal N de empobrecimiento.

 13

Figura 14: Esquema del transistor NMOS de empobrecimiento

En este caso el canal ya está creado. Por lo tanto, si con VGS = 0 aplicamos una
tensión VDS aparecerá una corriente de drenaje ID. Para que el transistor pase al
estado de corte será necesario aplicar una tensión VGS menor que cero, que expulse
a los electrones del canal.

Figura 15: Esquema del transistor NMOS de empobrecimiento en corte

También en este caso, la aplicación de una VDS mucho mayor que VGS provoca una
situación de corriente independiente de VDS.

CURVAS CARACTERÍSTICAS

Con los transistores MOS se manejan dos tipos de gráficas: la característica VGS -
ID, con VDS constante, y la VDS - ID con VGS constante.

Transistor NMOS de enriquecimiento

 14

Figura 16: Característica VGS - ID del transistor NMOS de enriquecimiento

En la Figura 16 se pone de manifiesto cómo la intensidad ID aumenta bruscamente

cuando se supera la tensión umbral VTH (Threshold Voltage) y se crea el canal. Es
un componente idóneo para conmutación, puesto que pasa de un estado de corte a
uno de conducción a partir de un valor de la señal de control. En los dispositivos con
el terminal de puerta de aluminio y el aislante de óxido de silicio, la tensión umbral
está en torno a los cinco voltios.

Figura 17: Característica VDS - ID del transistor NMOS de enriquecimiento

La característica VDS - ID del transistor NMOS de enriquecimiento es muy similar a la

del JFET, pero los valores de VGS cambian: en este caso la conducción se da para
voltajes positivos por encima del umbral.

Transistor NMOS de empobrecimiento

 15

Figura 18: Característica VGS - ID del transistor NMOS de enriquecimiento

El NMOS de empobrecimiento puede funcionar también como transistor de

enriquecimiento. Si la tensión VGS se hace positiva se atraerán electrones al canal.
Además, a diferencia de los JFET, la impedancia de entrada continua siendo muy
elevada.

Figura 19: Característica VDS - ID del transistor NMOS de empobrecimiento

PARÁMETROS COMERCIALES
Los parámetros comerciaes más importantes del transistor MOS son análogos a los
de los JFET presentados en el apartado 1.3

MODELOS CIRCUITALES

Tal y como se ha visto, las curvas de funcionamiento de los transistores MOS son
similares a las de los JFET. Por ello, todos admiten una representación circuital
análoga.

Modelo estático de Schichman-Hodges

 16

El modelo estático del transistor MOSFET se denomina modelo de Schichman-

Hodges. Es un modelo muy parecido al modelo de los transistores JFET, descrito
anteriormente. El circuito equivalente se compone de un interruptor abierto y una
fuente de intensidad (Figura 20) cuyo valor ID depende de la región de
funcionamiento del transistor.

Figura 20: Modelo de Schichman-Hodges para el transistor FETMOS

Para el transistor NMOS de enriquecimiento las regiones de funcionamiento son:

1. Región de corte

o Condición VGS<VTH
o Intensidad ID=0

2. Región lineal.

o Condiciones: VGS>VTH

VGD < VTH VGS < VTH+VDS

• Intensidad:

Donde K es una constante que depende del material y de las dimensiones del
transistor

• me es la movilidad de los electrones, que depende del material y la

temperatura
• W, L son la anchura y la longitud del canal. Factores geométricos que
dependen del diseño del transistor.
• C'OX es la capacidad por unidad de superficie del condensador que forman el
metal de la puerta con el canal. Depende fuertemente del espesor del óxido de
puerta.

3. Región de saturación
 17

o Condiciones VGS > VTH

VGD > VTH VGS > VTH+VDS

• Intensidad:

Modelo para señales alternas

Para el caso en el que el transistor soporte señales alternas de pequeña amplitud y

baja frecuencia sobre un punto de polarización en región de saturación, puede
demostrarse de forma análoga a como se ha realizado para el transistor JFET que la
transconductancia gm se calcula a través de la siguiente expresión

APLICACIONES DE LOS TRANSISTORES DE EFECTO DE CAMPO

Las aplicaciones generales de todos los FET son:

ELECTRONICA ANALÓGICA

Para estas aplicaciones de emplean transistores preparados para conducir grandes

corrientes y soportar elevadas tensiones en estado de corte.

• Resistencias variables de valor gobernable por tensión (variando la anchura del

canal).
• Amplificadores de tensión, especialmente en la amplificación inicial de señales
de muy baja potencia.
• Control de potencia eléctrica entregada a una carga.

En el caso de la amplificación los circuitos se diseñan para que el punto de operación

DC del MOS se encuentre en la región de saturación. De este modo se logra una
corriente de drenaje dependiente sólo de la tensión VGS.

ELECTRONICA DIGITAL
Los MOS se emplean a menudo en electrónica digital, debido a la capacidad de
trabajar entre dos estados diferenciados (corte y conducción) y a su bajo consumo de
potencia de control. Para esta aplicación se emplean dispositivos de muy baja
resistencia, de modo que idealmente pueda considerarse que:

• La caída de tensión en conducción es muy pequeña.

• La transición entre el estado de corte y el de conducción es instantánea.
 18

EJERCICIOS

• En un transistor NJFET con IDSS=10mA y VP = - 5 V se mide una intensidad

de drenaje ID = 1mA. Hallar cuánto vale la tensión VGS si se admite que
trabaja en la región de saturación. Hallar la tensión de alimentación E mínima
para que el transistor trabaje en saturación.

• En el circuito de la figura, se pide:

1.- La tensión VGS si se admite que el transistor está en saturación.

2.- Si VIN = 5V, calcular cuanto vale VDS.

Datos del transistor: IDSS = 5mA; VP= - 3V

• Sea el circuito de la figura formado por un transistor NJFET y una resistencia.

Se pide:

1.- Indicar la región de funcionamiento del transistor.

2.- Calcular el punto de operación del transistor.
3.- Si se cambia la resistencia por otra de valor 1k, hallar el nuevo punto de operación
del transistor.

Datos del transistor: IDSS = 2mA; VP= - 3V

 19

• El transistor NJFET de la figura tiene una IDSS=12mA y VP=-4V. Determinar el

valor mínimo de E para que el transistor trabaje en la región de saturación.

• Calcular los valores de VDS y VGS del transistor de la figura si se admite que
ID=5mA.

• Determinar el punto de operación del transistor FET de la figura suponiendo

que se encuentra en zona de saturación.

Datos: IDSS=5mA VP=-4V

 20

• Hallar el punto de operación del transistor de la figura. Datos: IDSS=15mA;

VP=-10V
•

• En el circuito de la figura, calcular la resistencia de entrada RIN y la tensión de

salida VOUT. Si se conecta una resistencia de 4.7k a la salida del circuito,
calcular la tensión de salida. Datos del transistor: IDSS=8mA, VP=-10V
•

• En el circuito de la figura se ha utilizado un transistor 2N5460. Calcular la

ganancia de tensión del circuito. Nota: Utilizar para ello los valores medios de
los parámetros del transistor.
 21

• Determinar la ganancia de tensión del circuito de la figura. Datos del transistor:

gm=3.8 mmhos

• El sencillo circuito de la figura es una fuente de corriente que alimenta una

carga RL.

a) Calcúlese el valor de la corriente I que circula por esa carga si el transistor se

encuentra en la región de saturación.
b) Hallar la resistencia RL máxima que se puede alimentar con la intensidad hallada
mediante el circuito anterior
Si el transistor JFET de la figura es un transistor comercial 2N5486, calcular entre
qué valores se puede esperar que varíe la intensidad I cuando el transistor trabaja en
la región de saturación. Datos: Idss=10mA; VP=-5V.

• Con el transistor 2N5457 y otros componentes que crea necesarios, diseñe una
fuente de corriente constante de 0.2mA. ¿Cuál será la carga máxima que
puede alimentar la fuente de corriente?
 22

• En el circuito de la figura, calcular la tensión de salida si la tensión de entrada

es 3V. Considerar que el transistor trabaja en la región de saturación. Datos
adicionales: R=100K; E=15V

• La tensión de entrada Vin es una tensión que varía muy lentamente con el
tiempo de manera que, se puede resolver el circuito mediante un análisis en
continua. Si E=10V e ID=1mA, calcular la relación entre Vout y Vin. ¿Qué
intensidad ID se debe establecer en la fuente si se quiere que Vout=Vin? Datos
del transistor: IDSS=3mA VP=-5V
•

• En el circuito de la figura, si ambos transistores son idénticos y se encuentran

térmicamente acoplados. Hallar la relación entre VOUT y VIN.

• Determinar el valor de las salidas V01 y V02 cuando VIN valga cero y diez
voltios. Datos: VTH = 5 V. ECC = 20 V.
 23

• Para el diseño de una puerta lógica inversora, se realiza un esquema como el

que se representa a continuación.

a) Calcular aproximadamente la potencia generada en la fuente de 8 Voltios en los

estados lógicos '1' y '0' de la entrada (10 V. y 0 V. Respectivamente).
b) ¿Qué misión tiene la resistencia de 15 k?.

• El siguiente circuito lógico está diseñado según la técnica CMOS

(Complementary-MOS).

Se denomina así por que emplea en el mismo circuito transistores NMOS y PMOS.

a) Explicar su funcionamiento y determinar qué tipo de puerta lógica es.

b) Comparar este circuito con el del anterior. ¿Qué ventajas presenta en cuanto a
consumo de potencia?.
 24

• Seleccionar el transistor más apropiado para el circuito lógico siguiente (0 <

VIN < 10V) (Calcular los parámetros comerciales del transistor):

• Determinar a qué tipo de puerta lógica corresponden los dispositivos de la

figura (Entradas: V1 y V2; Salida: VO)

¿Qué consumo de potencia hay en los estados lógico '1' y '0' de ambos circuitos?

• El circuito de la figura representa a un transistor actuando como un interruptor.

Cuando se polariza la puerta con una tensión de 15V, el transistor deja pasar
una corriente para alimentar la resistencia de carga. Al polarizar con 0V la
puerta, el transistor permanece en corte. Se pide:

a) Elegir un transistor MOS adecuado para realizar esta función.

b) Calcular aproximadamente la pérdida de potencia en el transistor si la señal de
entrada está comprendida entre 0 y 5V.
 25

• Un transistor NMOS de deplección tiene un VP=-2V y K=2mA/V2. Calcular la

VDS mínima para operar en la región de saturación si VGS=1V.
• El transistor MOSFET de deplección de la figura tiene una K=4mA/V2 y VP=-
2V. Calcular la tensión de la fuente
•

• Calcular los parámetros que toman las resistencias RD y RS del circuito de la

figura para que el transistor opere con una ID=0.4mA y VD=1.Datos: VTH=2V;
K=0.4mA/V2
•

• Se desea diseñar un circuito de alarma para un coche de manera que al salir

del coche con las luces encendidas, suene un zumbador. Para detectar la
apertura de la puerta se dispone de un sensor magnético entre la puerta y el
coche que se cierra con la puerta y da una señal de 0V. Al abrir la puerta, el
sensor da una señal de 5V. Por otro lado, se tiene un dispositivo que detecta el
paso de corriente en el circuito de iluminación. Se obtiene una señal de 5V con
las luces encendidas y de 0V con las luces apagadas. El zumbador tiene que
estar alimentado entre 1 y 16V y recibir una corriente de 30mA. Diseñe el
circuito con los transistores MOSFET necesarios
 26

Modelo de pequeña señal para transistores FET

El circuito equivalente de pequeña señal de un transistor FET se puede obtener por métodos análogos a
los utilizados en transistores bipolares. Sin embargo, al ser dispositivos controlados por tensión, el
modelo bipuerta mas adecuado es el de parámetros {Y}, ya que relacionan las corrientes de salida con
tensiones de entrada. La figura 2.17 representa el modelo de pequeña señal de un FET constituido por
dos parámetros: gm, o factor de admitancia, y rd, o resistencia de salida o resistencia de drenador. Esta
notación es la mas extendida para describir estos parámetros, aunque algunos fabricantes utilizan la
{Y} o {G}, denominando yf;

En la ecuación 2.28, gm es un parámetro definido por cociente de incrementos que se pueden

aproximar por derivadas, de forma que aplicando esta definición a la ecuación 2.29 y resolviendo se
obtiene que
 27

Las definiciones graficas de gm y rd se encuentran en las figuras 2.18.a y 2.18.b. Las graficas de la figura 2.19,
extraídas de las hojas de características proporcionadas por el fabricante, muestran la variación de estos
parámetros con la ID para un JFET típico.
 28

En la tabla 2.5 se resume los configuraciones mas utilizadas de amplificadores básicos basados en
transistores FET, bien sea JFET o MOSFET. Estas configuraciones son: fuente común, fuente común
con resistencia de fuente, puerta-común y drenador común. Las ecuaciones indicadas en la derecha
permite obtener el modelo equivalente en tensión de los diferentes circuitos. Un FET operando en
fuente común presenta la mayor ganancia en tensión aunque esta sea muy inferior a los valores de E-C
en transistores bipolares. La configuración drenador común tiene una ganancia ligeramente inferior a
1, similar al C-C en transistores bipolares. 5.3. Amplificadores monoetapa con FET y MOSFET.

Se estudiarán brevemente dos de las posibles configuraciones de amplificador monoetapa de los

MOSFET, la configuración de surtidor común y la de drenador común.

2.3.1. Amplificador en configuración de surtidor común.

En esta configuración que también se polarizará mediante divisor en puerta y resistencia de surtidor, la
resistencia de drenador es imprescindible para poder obtener ganancia de tensión en esta
configuración. La figura 5.16 muestra el circuito del amplificador y su equivalente basado en el
circuito híbrido en pi
 29

Transformando por el Teorema de Thevenin, la fuente de corriente y la resistencia en paralelo rd , se

obtiene:

Dado que la diferencia de potencial entre puerta y surtidor, Vgs, es:

Vgs = Vg – VS = Vg – id RS (5-27)

La corriente que circula por el circuito de drenador-surtidor, id:

Sustituyendo (5-28) en (5-27) y despejando Vgs:

Sustituyendo (5-29) en (5-28) se obtiene como expresión de la corriente de drenador:

La ganancia de tensión del amplificador:

La impedancia de entrada es muy alta, Rg es de varios megaohms, y en primera aproximación se

supondrá infinita. Para obtener la expresión de la impedancia de salida se recurrirá al equivalente
Thevenin del circuito de salida del amplificador: un generador de señal en serie con la impedancia de
salida:
 30

Si en el circuito de la figura 5.17 se cortocircuita la salida, y se denomina (IDS)CC a dicha corriente,

esta será la de la expresión (5-30) en la que se ha cortocircuitado la resistencia Rd, según se puede
comprobar en el circuito de la figura 5.17

Sustituyendo en la expresión (5-32) la ganancia de tensión de la expresión (5-31), y despejando la

impedancia de salida:

La resistencia de surtidor RS es necesaria para una adecuada polarización en continua del MOSFET
con divisor de tensión en puerta, pero no es imprescindible en alterna.
Este hecho sugiere que se puede desacoplar, y en tal caso la expresión de la ganancia de tensión, (5-31)
se modifica a:
 31

2.3.2. Amplificador en configuración de drenador común.

En esta configuración se repite el método de polarización en continua que se usó en la de surtidor

común, sólo desaparece la resistencia de drenador ya que ahora la salida de señal será por el surtidor, y
por tanto la resistencia de drenador no es imprescindible. En la figura 5.19 se puede ver el circuito del
amplificador y su equivalente basado en el circuito híbrido en pi.

La ganancia de tensión y la impedancia de salida se calcularán con la misma metodología que se ha

usado para la configuración de surtidor común. La impedancia de entrada, por la misma razón que en
la configuración anterior se puede suponer infinita.
Dado que la diferencia de potencial entre puerta y surtidor, Vgs, es:

Vgs = Vi – id RS (5-36)

La corriente que circula por el circuito de drenador-surtidor, id:

Sustituyendo (5-37) en (5-36) y simplificando:

Por tanto la corriente id será:

 32

La ganancia de tensión del amplificador será:

Para calcular la impedancia de salida se cortocircuita la salida. La corriente de salida en

cortocircuito:

Sustituyendo la expresión (5-40) y despejando la impedancia de salida:

Esta configuración con MOSFET es de características similares a la de emisor común con BJT:
ganancia próxima a la unidad e impedancia de salida muy baja.
 33

Amplificadores multietapa

Un amplificador multietapa es un amplificador constituido por un conjunto de

amplificadores básicos conectados en cascada. La técnica de análisis de este
amplificador es sencilla ya que se reduce básicamente a analizar un conjunto de etapas
básicas y a partir de sus modelos equivalentes (tensión o corriente) obtener el modelo
equivalente del amplificador completo. El acoplo entre las etapas básicas puede ser
realizado básicamente de dos maneras:directamente o acoplo DC y a través de un
condensador. El primero exige estudiar conjuntamente la dolarización de cada una de
las etapas lo que complica su análisis en continua. Sin embargo, el amplificador
multietapa carece de frecuencia de corte inferior. El acoplo a través de un condensador
aísla en DC las etapas básicas a costa de introducir una frecuencia de corte inferior. Este
ultimo acoplo solo es usado en aquellos amplificadores realizados con componentes
discretos.

Un aspecto importante a tener en cuenta en amplificadores multietapa, si se desea un

amplificador de altas prestaciones, es el impacto del acoplo de impedancias entre los
amplificadores básicos. Como ejemplo, el amplificador multietapa de la figura 2.20 esta
constituido por: tres etapas básicas representadas a través de su modelo en tensión, un
circuito de entrada y una resistencia de carga. La impedancia de entrada del
amplificador completo es Zi=Zi1, es decir, la impedancia de entrada de la primera
etapa, y su impedancia de salida Zo=Zo3 es la
 34

impedancia de salida de la ultima etapa. La expresión de la ganancia del amplificador, teniendo en

cuenta que vi=vi1, vo1=vi2, vo2=vi3 y vo3=vo, es;

La ecuación 2.35 tiene varios términos. El primero indica la adaptación de impedancias entre la etapa
básica 1 y la 2, el segundo entre la 2 y la 3, y el ultimo entre la 3 y la resistencia de carga. Un buen
 35

amplificador en tensión debe tener, además de altos valores de AV1, AV2 y AV3, un acoplo de
impedancias adecuado para que las fracciones de la ecuación 2.35 no reduzcan la ganancia de tensión a
un valor muy bajo. Para ello, es condición necesaria que se verifique Zi2>>Zo1, Zi3>>Zo2 y
RL>>Zo3. Extrapolando esta condición se puede decir que un amplificador de tensión ideal debe
verificar que AV→∞ , Zi→∞ y Zo→0. Esta misma conclusión se obtiene si se analiza el circuito de
entrada de forma que la ganancia en tensión referido al generador vs viene dada por

La ecuación 2.36 indica que para evitar una fuerte reducción en esta ganancia es necesario que
Zi1>>RS.
Nótese que si RS>> Zi1 entonces la AVs→0.
Un análisis similar se puede realizar a un amplificador multietapa de la figura 2.21 basado en modelos
equivalentes de corriente de las etapas básicas. Su impedancia de entrada es Zi=Zi1 y de salida
Zo=Zo3. La expresión de la ganancia en corriente del amplificador, teniendo en cuenta que ii=ii1,
io1=ii2, io2=ii3 y io3=io, es

Un buen amplificador en corriente debe tener, además de altos valores de AI1, AI2 y AI3, un acoplo
de impedancias adecuado. Para ello, es condición necesaria que se verifique Zi2<<Zo1, Zi3<<Zo2,
RL<<Zo3 y Zi1<<RS. Un amplificador de corriente ideal debe verificar que AI→∞ , Zi→0 y
Zo→∞ . Estas condiciones son antagonistas a las necesarias para un amplificador en tensión. Esto
significa que un buen amplificador de corriente es un mal amplificador de tensión y, viceversa, un
buen amplificador en tensión no puede ser de corriente.
 36

ELECTRÓNICA APLICADA I

Tema 4 - El Transistor MOSFET

INDICE

4.1 INTRODUCCION .......................................................................................................... 4-2

• 4.2 ESTRUCTURA METAL-OXIDO-SEMICONDUCTOR................................... 4-3

• 4.3 CARACTERISTICAS ESTATICAS DEL TRANSISTOR MOS....................... 4-4

• 4.3.1 MOS de enriquecimiento de canal N................................................................. 4-4

• 4.3.2 MOS de enriquecimiento de canal P ................................................................ 4-11

• 4.3.3 MOS de empobrecimiento de canal N ............................................................. 4-12

• 4.3.4 MOS de empobrecimiento de canal P .............................................................. 4-15

• 4.4 EL MOSFET COMO INVERSOR....................................................................... 4-16

4.4.1 Inversores NMOS........................................................................................ 4-17

4.4.2 Inversores CMOS........................................................................................ 4-19

• 4.5 EL MOSFET COMO AMPLIFICADOR.............................................................. 4-22

• 4.6 COMPORTAMIENTO DINAMICO DEL MOSFET........................................... 4-23

• 4.7 BIBLIOGRAFIA ................................................................................................... 4-25

 37

4.1 INTRODUCCION.

En este tema se presenta un tipo de transistor cuyo funcionamiento está basado en el transporte
+
de carga asociado a un único tipo de portadores (e o p ). Debido a ello, a veces son conocidos con el
nombre de transistores unipolares, a diferencia de los transistores bipolares (BJT) estudiados en el
tema 3, en los que el transporte de carga se realiza mediante ambos tipos de portadores injectados a
través de las uniones PN polarizadas directamente.

Desde el punto de vista físico, el principio de funcionamiento se centra en la acción de un campo

eléctrico sobre cargas eléctricas, provocando su desplazamiento y, por ende, la corriente eléctrica. De
ahí su nombre genérico de: FET -Field Effect Transistor.
Se ha desarrollado diversas estructuras de transistores FET, según la tecnología y/o necesidades.
Las más importante son las implementadas con tecnologías sobre Silicio (Si) como el JFET, o Junction
FET, y el MOSFET, o Metal-Oxide-Semiconductor FET. En tecnologías de Arseniuro de Galio (AsG)
se han implementado transistores MESFET o Metal-Semiconductor FET. El desarrollo actual de las
tecnologías de Silicio es muy elevado. No así en el caso de las de AsGa, que se encuentran aún en fase
de investigación y experimentación con un grado de fiabilidad relativo, y a veces no disponible
comercialmente. La mayoría de los CI actuales se realizan sobre tecnologías de Si. Dentro de ellas, el
transistor MOSFET es ampliamente el más utilizado sobre los demás (JFET) por poseer ciertas
características que los hacen ventajosos, incluso en ocasiones respecto del transistor bipolar:

1.- El proceso de fabricación es simple (menor número de pasos)

2.- Reducido tamaño, que conducen a densidades de integración elevadas.
3.-Se puede evitar el uso de resistencias, debido a que su comportamiento se puede
modelar mediante técnicas de circuito.
4.- Reducido consumo de energía (menor consumo de potencia).
5.-Pueden implementarse tanto funciones analógicas como digitales y/o mixtas dentro de
un mismo chip.

Estas características han impulsado el desarrollo y uso de los transistores MOSFET, siendo la
mayoría de los circuitos LSI y VLSI fabricados en tecnologías MOSFET (µP, memorias).
 38

4.2 ESTRUCTURA METAL-OXIDO-SEMICONDUCTOR (MOS)

La estructura MOS se compone de dos terminales y tres capas: Un SUBSTRATO de silicio, puro
o poco dopado p o n, sobre el cual se genera una capa de OXIDO DE SILICIO (SiO2) que posee
características dieléctricas o aislantes. Por último, sobre esta se coloca una capa de METAL (Aluminio
o polisilicio), que posee características conductoras. En la parte inferior se coloca un contacto óhmico,
como se muestra en la Fig. 4.1.

La estructura MOS actua como un condensador de placas paralelas en el que G y B son las placas
y el óxido el aislante. De este modo, cuando vGB=0, la carga acumulada es cero y la distribución de
portadores es aleatoria y correspondiente al estado de equilibrio en el semiconductor. Si vGB >0,
aparece un campo eléctrico entre los terminales de puerta y substrato. La región semiconductora p se
comporta creando una región de empobrecimiento de cargas libres p+ (zona de deplexión), al igual que
ocurriera en la región P de una unión PN cuando estaba polarizada negativamente. Esta región de
iones negativos se incrementa con vGB. Al llegar a una cota de vGB, los iones presentes en la zona
semiconductora de empobrecimiento no pueden compensar el campo eléctrico y se provoca la
-
acumulación de cargas negativas libres (e ) atraídos por el terminal positivo. Se dice entonces que la
estructura ha pasado de estar en inversión débil a inversión fuerte. El proceso de inversión se
identifica con el cambio de polaridad del substrato debajo de la región de puerta. En inversión fuerte,
se forma así un
+
CANAL de e libres en las proximidades del terminal de gate (puerta) y de huecos p en el extremo de
 39

la puerta.

La intensidad de puerta, iG, es cero, puesto que en continua se comporta como un condensador
(GB). Por lo tanto, podemos decir que la impedancia desde la puerta al substrato es prácticamente
infinita e iG=0 siempre en estática. Básicamente, la estructura MOS permite crear un densidad de
portadores libres suficiente para sustentar una corriente eléctrica.

(b)
(a)
Fig. 4.2 Estructura MOS en inversión débil (a) e inversión fuerte (b).

3.3 EL TRANSISTOR MOSFET. PRINCIPIOS BASICOS.

A continuación se distinguen varias estructuras MOS similares, de las cuales se analizará en más
detalle la denominada MOSFET de enriquecimiento de CANAL N, aunque el funcionamiento de todas
ellas es similar, y se basan en el mismo principio de operación.

4.3.1 MOSFET de enriquecimiento de CANAL N

Se trata de una estructura MOS de cuatro terminales en la que el substrato semiconductor es de
tipo p poco dopado. A ambos lados de la interfase Oxido-Semiconductor se han practicado difusiones
+
de material n, fuertemente dopado (n ).
 40

Los cuatro terminales de la estructura de la Fig. 4.3 son:

G -- Puerta o Gate
B -- Substrato o Body
D -- Drenador o Drain
S -- Fuente o Source

Los símbolos más utilizados para su representación a nivel de circuito se muestran en la Fig. 4.4. El
terminal B suele estar colocado a la tensión más negativa (referencia o GND) por lo que se omite en
algunos símbolos (Fig. 4.4 (a) y (b)). De este modo se garantiza que los diodos de unión parásitos entre
el sustrato y drenador y fuente respectivamente siempre están polarizados negativamente. La flecha en
el terminal de fuente nos informa sobre el sentido de la corriente. Observar que: iG=0 e iD =iS. A
continuación se describe el principio de operación de esta estructura de transistor.

Fig. 4.4 Símbolos para el transistor MOSFET de canal N.

Se considera la estructura MOS de la Fig. 4.5. En ella aparecen diversas fuentes de tensión
polarizando los diversos terminales: vGS, vDS. Los terminales de substrato (B) y fuente (S)se han
conectado a GND. De este modo, vSB =0, se dice que no existe efecto substrato.
 41

Se consideran ahora tres casos, según los valores que tome la tensión vGS: 1) vGS = 0 Esta condición
implica que vGB=0, puesto que vSB=0. En estas condiciones no existe efecto campo y no se crea el
-
canal de e debajo de la puerta. Las dos estructuras PN se encuentran cortadas (B al terminal más
negativo) y aisladas. iDS= 0 aproximadamente, pues se alimenta de las intensidades inversas de
saturación.

2) La tensión vGS crea la zona de empobrecimiento o deplexión en el canal. Se genera carga

eléctrica negativa en el canal debida a los iones negativos de la red cristalina (similar a la de una
unión PN polarizada en la región inversa), dando lugar a la situación de inversión débil
anteriormente citada. La aplicación de un campo eléctrico lateral vDS > 0, no puede generar
corriente eléctrica iDS.

-
3) La tensión vGS da lugar a la inversión del canal y genera una población de e libres debajo del
+
oxido de puerta y p al fondo del substrato. Se forma el CANAL N o canal de electrones, entre el
+
drenador y la fuente (tipo n ) que modifica las característica eléctricas originales del sustrato.
Estos electrones son cargas libres, de modo que en presencia de un campo eléctrico lateral
podrían verse acelerados hacia D o S. Sin embargo, existe un valor mínimo de vGS para que el
número de electrones sea suficiente para alimentar esa corriente es VTn, denominada TENSIÓN
UMBRAL.

Por lo tanto, se pueden diferenciar dos zonas de operación para valores de vGS positivos: si vGS <
VTn la intensidad iDS =0 (en realidad solo es aproximadamente cero) y decimos que el transistor opera
en inversión débil. En ella, las corrientes son muy pequeñas y su utilización se enmarca en contextos
de muy bajo consumo de potencia. Se considerará que la corriente es siempre cero. De otro lado, si vGS
>= VTn, entonces iDS distinto de cero, si vDS es no nulo. Se dice que el transistor opera en inversión
fuerte.
 42

Mientras mayor sea el valor de vGS, mayor será la concentración de cargas libres en el canal y por
tanto, será superior la corriente iDS. Al ser la intensidad iDS proporcional a vGS y vDS, se puede estudiar
la relación paramétrica (iDS, vDS) con vGS como parámetro. Se obtiene la curva de la Fig. 4.7. En ella se
aprecia cómo a partir de un valor dado de la tensión vDS,la intensidad iDS permanece constante. Este
-
efecto se puede explicar desde el punto de vista de concentración de e disponible en el canal. La Fig.
4.8(a) ilustra la situación que acontece cuando se aplica una tensión vDS pequeña a un transistor en
inversión fuente.

Fig. 4.7 Característica de I-V del transistor MOS de canal N.

 43

Al estar más positivamente polarizada la región del drenador respecto del sustrato, la concentración de
-
e se hace mayor en las cercanías de la fuente. Si se incrementa la tensión vDS por encima de un cierto
nivel, la tensión en el drenador se eleva tanto que sitúa a la tensión VGD por debajo del valor umbral
-
necesario para la existencia de canal de e . A partir de ahí la corriente de drenador se independiza
prácticamente de vDS.

iDS se incrementa con vDS para pequeños valores de vDS. A partir de un cierto valor, este
comportamiento cambia, y se hace constante iDS. A la primera región se la denomina REGION
OHMICA, mientas que a la segunda, REGION DE SATURACION. Para diferentes valores de vGS, se
pueden obtener la familia de curvas mostrada en la Fig. 4.9.

Fig. 4.9 Familia de curvas del transistor MOS de canal N.

 44

Se puede resumir los expuesto de la siguiente manera:

-REGION DE CORTE:

-REGION DE CONDUCCIÓN:

Dentro de la región de conducción podemos identificar dos posibles situaciones para el MOS:
• -REGION ÓHMICA: iDS aumenta con vDS, es decir, el MOSFET se comporta como un
resistor (no lineal).
• -REGION DE SATURACIÓN: iDS es aproximadamente constante con vDS.Se comporta como una
fuente de intensidad controlada por tensión (vGS = cte).

El límite entre la región óhmica y de saturación se cumple para:

vGS – VT = vDS (4.4)

de tal forma que,

-Para vDS < vGS -VT el transistor se encuentra en la región óhmica
-Para vDS > vGS -VT el transistor se encuentra en la región de saturación

Las expresiones correspondientes para la corriente drenador, obtenidas mediante el análisis del
transporte de carga desde la fuente hacia el drenador para las diferentes regiones de operación, se
muestran a continuación,
 45

-
siendo kn = µn.Cox el parámetro de transconductancia. µn es la movilidad de los e y Cox la capacidad por
unidad de área de la estructura MOS. Se suele definir también β= kn(W/L), que es un parámetro que
depende tanto de la geometría como de los parámetros eléctricos de la tecnología. Valores típicos para
2 2
kn= 20-70µA/V / kp=8-30µA/V . W y L definen el área del canal y pueden ser utilizadas por el

diseñador para ajustar las características del circuito a unas especificaciones dadas.

L
Fig. 4.10 Area del canal de un transistor MOS de canal N.

discusión de las ecuaciones del transistor MOS:

(1) La expresión de la intensidad en la región óhmica, si vDS <<1, se puede aproximar a,

-1 ’
que representa la ecuación constitutiva de una resistencia de valor R =kn (W/L) (vGS-VTn). Siendo
’
kn =kn/2.
(2) En el límite de esta región, haciendo vDS = vGS -VT, se obtiene la expresión de ID en saturación.
En esta expresión, iD depende de vGS cuadráticamente (dependencia de una parábola). La
conducción se activa a partir de VTn voltios para vGS. La expresión más exacta para la intensidad
es:

en la que λes el parámetro de modulación de la longitud del canal. Suele ser muy pequeño (0.001-
-1
0.005 V ). En general modifica poco la expresión de iDS, pero es necesario tenerlo en cuenta para
evaluar la resistencia de salida del transistor.
 46

Donde γ es el parámetro de efecto substrato (del orden de 0.5), VTn es la tensión umbral nominal para
vSB=0, que suele oscilar entre 0.5 y 1.5V y2Φf es una constante física de valor 0.6V.

EJEMPLO 4.1: En el circuito de la Fig. 4.12, el transistor MOS de enriquecimiento tiene los

Aprovechamos el conexionado del transistor para determinar su región de operación: vGS = vDS luego
vDS >= vGS -VT. M1 se encuentra en SATURACION, luego
 47

Si se tiene en cuenta conjuntamente la ecuación: VDD = iDS.RD + vDS, encontramos dos soluciones para
vDS:

vDS1 = 5.55V , iDS1 = 1.89mA

vDS2 = -2.88V lo cual es imposible.

4.3.2 MOSFET de enriquecimiento de CANAL P

Responde a una estructura dual de la del MOS de canal N: intercambian la regiones dopadas n
por regiones dopadas p y viceversa. En este caso el canal se forma gracias a la existencia de cargas
positivas libres (huecos, p+). El funcionamiento es similar. Es necesario colocar el substrato a la
tensión más positiva, formándose el canal para valores de vGB (vGS) negativo, atrayendo a cargas p+. La
corriente de drenador-fuente, ISD, se origina si vDS < 0.

Las curvas I-V características que se obtienen se muestran en la Fig. 4.14.

 48

4.3.3 MOSFET de empobrecimiento o deplexión de CANAL N

La estructura MOS es similar a la de enriquecimiento. No obstante, durante el proceso de

+
fabricación se ha añadido una implantación n en la región del canal (definida por W y L). Esta
-
modificación permite incrementar el número de cargas negativas en el canal (e ). De este modo puede
existir corriente entre el drenador y la fuente para valores de vGS nulos e inclusive negativos
(equivalentes a la existencias de tensiones umbrales negativas).

Las características iDS, vDS son muy parecidas a las de los transistores de enriquecimiento,
 49

distinguiéndose tres regiones:

-CORTE: vGS < VTn < 0 ---> iD = 0

-CONDUCCIÓN: vGS > VTn ---> iD > 0 si vDS > 0.

en cuyo caso se pueden distinguir dos regiones de operación Para vDS < vGS -VTn el transistor
opera en la REGION OHMICA, en la que la intensidad responde a la ecuación,

En ella, la funcionalidad de iDS =iDS(vGS, vDS, VTn) es la misma que para el transistor MOS de
empobrecimiento. Se puede tomar β/2 = IDSS/VTn .
Asimismo, si vDS <<1 se puede aproximar por,

Para vDS > vGS -VTn el transistor se encuentra en la REGION DE SATURACIÓN.

La ecuación para la intensidad drenador-fuente es
 50

en la que la intensidad es constante.

Comentarios:
1) Para vGS=0, de la expresión (4.13) encontramos: iDS = iDSS de modo que iDSS representa la intensidad
drenador-fuente para vGS =0en saturación.
2) Para vGS -VTn = vDS, frontera entre las regiones óhmica y de saturación, si vGS =0 se verifica que vDS
=-VTn, es decir, en la interfase entre regiones, la tensión vDS es igual a la tensión umbral del
transistor si vGS = 0.

Fig. 4.17

EJEMPLO 4.2: Hallar iDS y vDS para el circuito de la Fig. 4.18 si IDSS=5mA y VTn =-3V. Considerar los
casos (a) RD = 1KΩ y (b) RD=2KΩ.

Solución:

(a) La conexión del transistor indica que vGS = 0. Hipótesis 1: M1 está es saturación. De esta
 51

forma, iD = IDSS = 5mA, de donde se induce que VD =VDD -iD.RD=7V.La tensión vDS = 7V es mayor que
vGS -VTn = 3V, luego la hipótesis es verdadera.
(b) Para RD= 2KΩ. Hipótesis 1: Si M1 está es saturación, al igual que en el caso (a), se llega a
que vDS = 2V < vGS -VTn = 3V, de modo que el transistor no está en saturación. Hipótesis 2: M1 está es
óhmica. Se cumple entonces:

y además se cumple la ecuación,

V DD = ID . RD + vDS (4.15)

Con ambas se llega a una ecuación de segundo grado en vDS,

que tiene dos soluciones:

Sol1: Para vDS1= 2.4V se obtiene iDS1 = 4.8mA y vDS1 < VT = 3V.
Sol2: Para vDS2= 4.5V se obtiene iDS2 = 3.75mA y vDS2 no es menor de 3V. no es válida.

Fig. 4.19
4.3.4 MOSFET de empobrecimiento de CANAL P
Es similar al MOS de canal N de empobrecimiento, pero complementario respecto de la
funcionalidad de las regiones N y P, así como del signo de las tensiones y sentido de las intensidades.
 52

Fig. 4.20 Transistor MOS de empobrecimiento de canal P (a). Símbolo (b)

-CORTE: si vSG < |VTp| < 0 entonces iD = 0

-CONDUCCIÓN: si vSG > |VTp| entonces iD > 0 si vSD > 0. en cuyo caso se pueden distinguir dos
regiones de operación Para vSD < vSG -|VTp| el transistor se encuentra en la región OHMICA, en la que
la intensidad responde a la ecuación,

En ella, la funcionalidad de iSD =iSD(vSG, vSG, VTp) es la misma que para el transistor
MOS de empobrecimiento.
Asimismo, si vSD <<1 se puede aproximar por,

Para vDS > vGS -|VTp| el transistor se encuentra en la región de SATURACIÓN.La ecuación para la
intensidad drenador-fuente es.
 53

en la que la intensidad es constante.

Tabla 4.1 Resumen: Regiones de operacion y ecuaciones para los transistores

a
NMOS de enriquecimiento y empobrecimiento .

a. Para los transistores PMOS de enriquecimiento y empobrecimiento, se pueden deducir de esta tabla,
cambiando los las polaridades de las tensiones y los sentidos de las intensidades.

4.4 EL MOSFET COMO INVERSOR.

El funcionamiento del transistor MOS en conmutación implica que las tensiones de entrada y
salida del circuito posee una excursión de tensión elevada (0,VDD) entre los niveles lógicos alto (VH,
asociada a la tensión VDD) y bajo (VL, asociada a la tensión 0). Para el nivel bajo, se persigue que vGS >
VT y que el transistor se encuentre trabajando en la región óhmica, con lo cual vDS << 1, mientras que
 54

en el nivel alto, que la tensión de salida sea elevada, y en general, que el transistor esté funcionando en
la región de corte, con vDS >> 1.
El funcionamiento como inversor del transistor NMOS se basa en sus características en
conmutación: paso de corte a zona óhmica. Para el inversor NMOS con carga resistiva analizado en el
ejemplo anterior, la variable a la entrada, considerada como binaria, (0, VDD --VL,VH)se invierte a la
salida (VH,VL). La realización de resistencias en circuitos integrados es tecnológicamente compleja e
imprecisa, no siendo una solución eficiente (tamaño elevado, precisión baja), de forma que en la
práctica se emplean otros tipos de cargas equivalentes. A continuación se analiza el funcionamiento de
tales circuitos. En la Fig. 4.21 se muestra un inversor NMOS con carga resistiva.

Fig. 4.21 Inversor NMOS con carga resistiva: Circuito (a). Polarización de las curvas de salida
(b). Característica de transferencia (c).

Para diferentes valores de Vi,el NMOS conmuta entre corte y óhmica, siguiendo la trayectoria
que va desde el punto A al F, cuando la entrada varía entre 0 y VDD. En ella, el transistor pasa por las
regiones de corte, saturación y óhmica, por este orden.

4.4.1 Inversores NMOS.

La dificultad de obtener resistencias integradas puede ser resuelta si se substituye por algún
elemento de carga capaz de conservar la funcionalidad como inversor (Fig. 4.22). Se puede tomar
como carga un transistor de empobrecimiento de canal N, como se muestra en la Fig. 4.23.
 55

En la Fig. 4.23 se muestran algunos valores de vGS1 tomados para ilustrar la evolución de la
intensidad de drenador en M1, transistor de control o driver. La curva iD2 -vDS2 para M2, queda definida
por la tensión vGS2=0. Para analizar el comportamiento se puede deducir las siguientes relaciones
topológicas,

Vi = vGS1 (4.20)

Vo = V DD – vDS2 = vDS1 (4.21)

iD1 = iD 2 (4.22)

De la expresión (4.21) se deduce que el comportamiento del transistor M2 se asemeja al de una línea
de carga (misma funcionalidad que una recta de carga) para el transistor M1. La solución gráfica
demuestra que la trayectoria que siguen los puntos solución del circuito obedecen a las que
corresponderían a un inversor. En este caso, los puntos que visitan son diferentes a los encontrados con
 56

una resistencia de carga. La característica de transferencia se aproxima mejor a la de un inversor ideal,

ya que se reduce la anchura de la región de transición (Para un inversor ideal, la ganancia en la zona de
transición es infinita). A partir del punto A, los transistores cambian de regiones de operación en
función del valor de la entrada. Se puede demostrar que la los transistores recorren las siguientes
regiones:

REGION I: M1 OFF M2 OHMICA

REGION II: M1 SATURACION M2 OHMICA
REGION III: M1 SATURACION M2 SATURACION REGION IV:
M1 OHMICA M2 SATURACION

hasta llegar al punto F. La determinación de las diversas regiones se realiza mediante el análisis del
circuito y las ecuaciones de cada dispositivo.
Se aprecia como para el cero lógico a la salida, el transistor M1 permanece en la región óhmica,
con una tensión vDS1 e intensidad iD1 no nulas. Por esta razón, el consumo de potencia estática, es decir,
aquella potencia que se consume en estado de reposo (cuando no cambian las entradas del circuito) es
finita. Este problema se puede resolver mediante la utilización de los denominados inversores CMOS.

Fig. 4.24 Solución gráfica para una carga de empobrecimiento (a) característica de transferencia
(b).
4.4.2 Inversores CMOS.
Es un dispositivo integrado formado por un NMOS yun PMOS, ambos de enriquecimiento y
realizados sobre la misma oblea. De Ahí su nombre, CMOS (Complementary MOS). Utilizando esta
tecnológía es posible diseñar un circuito inversor cuya disipación de potencia en continua sea
prácticamente nula. Es decir, solo consume potencia en los transitorios que representan cambios de
 57

estado a la salida. Por esta razón, la tecnología CMOS se utiliza ampliamente en circuitos digitales, y
en especial ventajosa para equipos de bajo consumo de potencia. Así, por ejemplo, las memorias RAM
mantenidas por baterías suelen ser CMOS para que cuando el ordenador se apague o no este el inversor
con carga de empobrecimiento accediendo a ella, se mantenga la información con el menor gasto de
potencia.

En la Fig. 4.26 aparece un inversor CMOS. La tensión de ambas puertas es la misma e igual a la
tensión de entrada, Vi. Para los dos posibles valores lógicos de Vi (0, 1 --0, VDD)la salida ha de
corresponderse con los correspondientes valores complementados. Topológicamente, se cumplirá para
cualquier valor de Vi:

Vi = vGSn = vDD – vSGp (4.23)

V =v +v (4.24)
DD GSn SGp

iDn = iDp (4.25)

Se pueden diferenciar los siguientes casos extremos:

A) Vi = 0:
La tensión de puerta fuente se encuentra por debajo del valor umbral, VTn,y MN está cortado. La
corriente IDn =0. Además, la tensión VSGp =-VDD < VTp, de modo que MP está conduciendo, o al menos,
tiene el canal p creado. Sobre la característica de IDp -VSDp se dispone de una curva sobre la que es
necesario determinar cuál es el punto real de trabajo. En concreto, ya que IDn = IDp = 0, la localización
de las coordenadas sitúan a la gráfica en el punto A, para el que VSDp=0, y por lo tanto Vo = VDD. Se
puede resumir es estado en:
 58

Para Vi = 0 => Vo =VDD e iD = 0 en situación estacionaria.

B) Vi = VDD:
El comportamiento en para este valor de la tensión de entrada es el dual que en el caso (A),
intercambiando el estado de los transistores NMOS y PMOS. Así, se cumplirá que: VSGp =0, y MP está
en corte, iDp =0, y que vGSn =VDD, con lo que MN está conduciendo. La situación de la polarización de
MN se ilustra en la Fig. 4.26 (b), en la que el punto B es el punto solución del circuito. La tensión de
salida en este caso es Vo=0. Para Vi =VDD,Vo=0 e iD = 0 en situación estacionaria.

Fig. 4.26 Polarización del PMOS y NMOS.

De este modo, mediante los casos (A) y (B) hemos recorrido los puntos extremos de la
característica de un inversor, y se demuestra que este circuito es capaz de implementar dicha
funcionalidad. La característica de transferencia completa se muestra en la Fig. 4.27. Para obtenerla es
necesario modificar los valores de Vi entre 0 y VDD, y analizar la ruta que sigue Vo en base al estado de
los transistores para cada una de las tensiones de entrada.
 59

En ella, se distinguen las siguientes regiones de operación:

REGION I: MN OFF MP OHMICA

REGION II: MN SATURACION MP OHMICA
REGION III: MN SATURACION MP SATURACION
REGION IV: MN OHMICA MP SATURACION
REGION V: MN OHMICA MP OFF

La determinación de la característica de transferencia requiere la definición de las regiones de

operación para ambos transistores en función de la tensión de entrada y la posterior resolución de las
ecuaciones correspondientes del circuito.

4.5 EL MOSFET COMO AMPLIFICADOR.

El funcionamiento del transistor MOS como amplificador está asociado al concepto de recta de
carga y de polarización en un determinado punto de trabajo. Se supone el circuito de la Fig. 4.28, en el
que aparece una resistencia de carga, RD. La tensión de entrada Vi es aplicada

Fig. 4.28 Circuito amplificador.

directamente a la puerta del transistor, de modo que vGS = VI. Además, VDD = iD.RD + vDS representa la
recta de carga en el plano iD,vDS, que incluye a todos los puntos solución del circuito, en función del
 60

valor de Vi. El punto de trabajo queda definido por vGS (Vi) (Fig. 4.29)

Fig. 4.29 Recta de carga (a) y Polarización de M1 (b).

Como se ha visto anteriormente, a partir de los puntos de la recta de carga se puede obtener la
característica de transferencia de un circuito inversor, pero también se puede hacer funciona a este
circuito como amplificador de señal. Para ello, la polarización ha de hacerse en la región de saturación.
El análisis como amplificador requiere que, una vez se ha realizado la polarización del transistor (Q),
se linealice el comportamiento en un entorno reducido de dicho punto. Para ello se substituye el MOS
por su modelo en pequeña señal.

Modelo en pequeña señal de un NMOS (estática).

Para obtener el modelo en pequeña señal del transistor MOS se parte de las ecuaciones
iD=(vGS,vDS), en este caso, para la región de saturación,

y las deriva:

Para el cálculo de la conductancia (resistencia de salida) se utiliza la expresión (4.8),

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Obteniéndose el circuito equivalente de la Fig. 4.30. En el que la gm es proporcional a (vGS -VT) en el

punto de operación. La puerta se encuentra aislada y se comporta como una fuente de intensidad
controlada por tensión.

Fig. 4.30 Modelo en pequeña señal de un MOSFET.

2 -1
Para un transistor NMOS con kn.W/L = 0.1mA/V ,y λ=0.01V , los valores obtenidos para el
modelo en pequeña señal en saturación, correspondientes a las ecuaciones (4.27) y (4.28) son:
-5 -1
gm=223.6µA/V y gds =10 Ω , respectivamente.

4.6 MODELADO DINAMICO DEL MOSFET.

Al igual que en los transistores bipolares, la existencias de condensadores parásitos en la

estructura MOS origina el retraso en la respuesta del mismo cuando es excitado por una señal de
tensión o intensidad externa. La carga/descarga de los condensadores parásitos requiere un
determinado tiempo, que determina la capacidad de respuesta de los MOSFET a una excitación. En la
estructura y funcionamiento de estos transistores se localizan dos grupos de capacidades:

1) Las capacidades asociadas a las uniones PN de las áreas de drenador y fuente. Son no
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lineales con las tensiones de las uniones. Se denominan Capacidades de Unión.

2) Las capacidades relacionadas con la estructura MOS. Están asociadas principalmente a la

carga del canal (iones o cargas libres) y varían notoriamente en función de la región de
operación del transistor, de modo que no es posible, en general, considerar un valor constante
de las mismas. Se denominan Capacidades de Puerta.

De ellas, las capacidades de puerta suelen ser más significativas, y dentro de ellas, la capacidad de
puerta fuente (Cgs) y de drenador-fuente (Cgd) son en general las dominantes.

El análisis dinámico de comportamiento de un transistor MOS es necesario realizarlo en dos

contextos: 1) en el análisis de circuitos en PEQUEÑA SEÑAL, donde además del modelo estático del
MOS, se incluyen las capacidades parásitas. Es propio del comportamiento lineal del MOSFET, como
por ejemplo en amplificación. 2) En el análisis de circuitos en GRAN SEÑAL, donde se analiza la
conmutación entre estados lógicos del transistor. En este caso, es necesario incorporar las capacidades
parásitas al análisis de las diferentes regiones de operación que recorren los transistores (ruta
dinámica) de estos circuitos. En el circuito de la Fig. 4.31 se muestra un inversor CMOS con una
capacidad de carga CL. Se supone que CL incluye tanto la capacidad de carga del circuito como las
capacidades parásitas más importantes del mismo. La existencia de esta capacidad limita el tiempo
mínimo necesario para realizar transiciones entre estados lógicos estables: cero y uno.

Así, cuando se pasa de cero a uno en la entrada (0 a VDD) la salida no cambia instantáneamente de uno
a cero (VDD a 0), sino que emplea un cierto tiempo. Se puede suponer, para cálculos simplificados, que
MP adquiere instantáneamente su estado final (CORTE), de forma que el transitorio a analizar
contemplaría el circuito de la Fig. 4.32(a), con el transistor MN pasando de corte a saturación y
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óhmica, hasta que alcance la tensión 0 de salida. Durante este proceso se descarga el condensador CL.
Algo simular puede suponerse para la transición de uno a cero en la entrada. Si suponemos que MN se
corta instantáneamente, el circuito de la Fig. 4.32(b) refleja la carga del condensador CL a través de
MP, que pasa de corte a saturación y finalmente a óhmica. Los tiempos empleados en ambos
transiciones limitan la velocidad de conmutación del inversor CMOS.

Fig. 4.32 Circuitos equivalentes durante la conmutación en la entrada: (a) 0 a 1 (b) 1 a 0.

4.7 BIBLIOGRAFIA.

[SEDR91] A. S. Sedra and K. C. Smith: “Microelectronic Circuits”. Saunders Collegue

Publishing, Third Edition. 1991.
[GHAU87]
Ghausi, M.S.: “Circuitos electrónicos discretos e integrados”. Nueva editorial
Interamericana, 1987.

[SCHI93] Schilling, D.L. and Belove.: “Circuitos electrónicos discretos e integrados”.

3a edición, McGraw-Hill, 1993.