Transistores de Efecto de Campo Un transistor de efecto de campo o FET (Field Effect Transistor por sus siglas en ingls) es un dispositivo

de tres terminales utilizado casi en las mismas aplicaciones que un transistor BJT. La principal diferencia entre estos dos tipos de transistores es su modo de control; el BJT se controla es un dispositivo controlado por corriente y el FET es un dispositivo controlado por voltaje. El FET es un dispositivo unipolar, debido a que solamente depende de la conduccin por electrones (canal n) o por la conduccin por huecos (canal p). Se le llama de efecto de campo debido a que existe un campo elctrico dentro del transistor que controla la trayectoria de conduccin de la corriente de salida. Existen varias caractersticas del FET que lo permiten diferenciar del BJT. La alta impedancia de entrada de los FET permite que la variacin de la corriente de salida sea mnima con el mismo cambio de voltaje a la entrada que para los BJT, siendo menor la ganancia de voltaje de ca para los FET. La sensibilidad en cuanto al manejo de los FET los convierte en dispositivos delicados, pero son mucho ms estables en relacin a la temperatura y mucho ms pequeos en tamao. En general, es posible clasificar a los FET en dos subcategoras: los JFET (transistores de efecto de campo de unin) y los MOSFET (transistores de efecto de campo de metal xido semiconductor). Construccin y caractersticas de los JFET La construccin del JFET tipo n se muestra en la figura 1. La mayor parte de la estructura es de material tipo n que se encuentra entre dos capas de material tipo p. La terminal superior del transistor es llamada drenaje (D), la terminal inferior fuente (S) y la terminal del lado izquierdo compuerta (G). El drenaje y la fuente se conectan mediante los extremos del material tipo n y la compuerta a las dos partes del material tipo p. Las uniones de los dos tipo de materiales son llamadas regin de agotamiento, debido a que en ella se carecen de electrones libres y no es posible la conduccin a travs de esta regin.

Figuras 1y 2. Estructura interna de un JFET (Transistor de unin de efecto de campo) (izquierda). JFET en la regin VGS = 0V y VDS > 0V (derecha). En la figura 2, se introduce un voltaje positivo VDS en el canal y la compuerta se conecta directamente a la fuente para hacer VGS = 0V. El resultado es que las terminales de compuerta y fuente se hallan al mismo potencial y hay una regin de agotamiento en el extremo inferior de cada material p. En el instante que el voltaje VDD ( = VDS) se aplica, los electrones sern atrados hacia la terminal de drenaje, estableciendo la corriente convencional ID. La trayectoria del flujo de carga de las corrientes de fuente y drenaje son equivalentes (ID = IS). Bajo las condiciones que aparecen, el flujo de carga es limitado por la resistencia del canal-n entre el drenaje y la fuente.

La regin de agotamiento es ms ancha cerca del extremo superior de ambos materiales tipo p. A partir de la figura 3, es posible suponer una resistencia uniforme dividida en el canal-a. La corriente ID establece los niveles de voltaje a travs del canal. Por lo tanto, la regin superior del material tipo p estar inversamente polarizada alrededor de los 1.5 V, con la regin inferior inversamente polarizada slo en los 0.5 V. El hecho de que la unin p-n est inversamente polarizada en la longitud del canal da por resultado una corriente de compuerta de 0A. IG = 0A es una importante caracterstica del JFET.

Figuras 3 y 4. Variacin de los potenciales de polarizacin inversa a travs de la unin p-n de un JFET de canal n (izquierda). Grfica de ID vs V DS, para VGS = 0V. (derecha). Cuando el voltaje VDS se incrementa de 0 a unos cuantos volts, la corriente aumenta, y la grfica de ID contra VDS aparece como en la figura 4. Para la regin de valores inferiores de VDS la resistencia es constante. A medida que VDS se incrementa y se aproxima a un nivel V p, las regiones de agotamiento de la figura 2 se ampliarn, ocasionando una notable reduccin en la anchura del canal. Con ello, la resistencia se incrementa y provoca la curva en mostrada en la grfica. Cuanto ms horizontal sea la curva, ms grande ser la resistencia. Si VDS incrementa hasta un nivel donde parezca que las dos regiones de agotamiento se "tocaran", como se ilustra en la figura 5, se tendra una condicin denominada como estrechamiento. El nivel de V DS que establece esta condicin se conoce como el voltaje de estrechamiento y se denota por Vp. La corriente ID mantiene un nivel de saturacin definido como IDSS, como una corriente de muy alta densidad. A medida que VDS incrementa su valor ms all de Vp, la regin de estrechamiento entre las dos regiones de agotamiento aumentar en longitud a lo largo del canal, pero el nivel de ID contina siendo el mismo. Por lo tanto, una vez que V DS> V p, el JFET posee las caractersticas de una fuente de corriente. Como en la figura 6, la corriente est fija en ID = IDSS, pero el voltaje V DS (para niveles > Vp) se determina por la carga aplicada.

Figuras 5 y 6. Estrechamiento del canal n, con VGS = 0V y VDS = Vp (izquierda). Fuente de corriente equivalente para VGS = 0V y VDS > V p. (derecha). El voltaje de la compuerta a la fuente VGS es el voltaje de control del JFET. Es posible desarrollar curvas de ID contra VDS para varios niveles de V GS para el JFET. Para el dispositivo de canal n el voltaje de control VGS se hace ms y ms negativo con respecto a su nivel de VGS = 0V. En la figura 7 se aplica un voltaje negativo de -1 V entre las terminales de compuerta y fuente para un nivel bajo de VDS. El efecto de la polarizacin negativa es el de establecer regiones de agotamiento a menores niveles de V DS y alcanzar el nivel de saturacin a un nivel menor de VDS como se ilustra en la figura 8 para VGS = -1 V. El nivel de saturacin resultante para ID se ha reducido y continuar disminuyendo en tanto VGS contine hacindose ms y ms negativo. El voltaje de estrechamiento contina decayendo en forma parablica a medida que VGS se vuelve ms y ms negativo. Eventualmente, cuando V GS = - Vp y V GS ser lo suficientemente negativo para establecer un nivel de saturacin que es esencialmente de 0mA, y para todos los fines prcticos el dispositivo se habr "apagado".

Figuras 7 y 8. Aplicacin de un voltaje negativo a la compuerta de un JFET (izquierda). Caractersticas de un JFET de canal n con IDSS = 8mA y Vp=-4V (derecha). El nivel de VGS que resulta en ID = 0mA se define por VGS = VP, siendo Vp un voltaje negativo para dispositivos de canal n y un voltaje positivo para JFETs de canal p [1] La regin de la derecha de la curva de estrechamiento de la figura 8 se le conoce como regin de corriente constante, regin de saturacin o regin de amplificacin lineal.

Bibliografa [1] Boylestad R, Electrnica: Teora de Circuitos, Ed. Prentice Hall, Mxico.