SISTEMAS COMBINACIONALES

Las compuertas lógicas pueden combinarse para formar circuitos lógicos más complejos que realicen
muchas operaciones útiles. Algunas de las funciones combinacionales más comunes son:

 Circuitos comparadores
 Circuitos de aritmética
 Circuitos Conversión de códigos
 Circuitos Codificadores
 Circuitos Decodificadores
 Circuitos selección de datos

En los circuitos combinacionales las salidas son función de las variables en sus entradas, es decir es
un sistema que no posee memoria e independiente del tiempo.

CIRCUITOS ARITMETICOS

SUMADOR

Los sumadores son muy importantes no solamente en las computadoras sino en muchos tipos de
sistemas digitales en los que se procesan datos numéricos. Comprender el funcionamiento de un
sumador es fundamental en el estudio de los sistemas digitales.

El semisumador
Recordemos las reglas básicas de la suma binaria

0+0 = 0
0+1 = 1
1+0 = 1
1+1 =10

Todas estas operaciones se realizan mediante un circuito lógico denominado semisumador. Un

semisumador admite dos dígitos binarios en sus entradas y genera dos dígitos binarios en sus salidas:
Un bit de suma y un bit de acarreo. Los semisumadores se representan mediante el símbolo lógico de
la Figura.

Símbolo lógico de un semisumador.

 Tabla de verdad de un semisumador

A B Cout 

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

 = Suma

Cout = acarreo de salida

A y B =variables de entrada (operandos)

A partir del funcionamiento lógico de un semisumador, expuesto en la Tabla de verdad, las expresiones
correspondientes a la suma y al acarreo de salida se pueden obtener como funciones de las entradas.
Obsérvese que la salida de acarreo (Cout) es 1 sólo cuando A y B son 1; por tanto, Cout puede
expresarse como una operación AND de las variables de entrada.

Cout = AB

Obsérvese ahora que la salida correspondiente a la suma () es 1 sólo si las variables A y B son
distintas. Por tanto, la suma puede expresarse como una operación OR-Exclusiva de las variables de
entrada.

 = AB
El sumador completo
El segundo tipo de sumador es el sumador completo.

Un sumador acepta dos bits de entrada y un acarreo de entrada, y genera una

salida de suma y un acarreo de salida.

La diferencia principal entre un sumador completo y un semisumador es que el sumador completo

acepta un acarreo de entrada. El símbolo lógico de un sumador completo se muestra en la Figura y la
tabla de verdad describe su funcionamiento.

Símbolo lógico de un sumador completo.

Tabla de verdad de un sumador completo.

A B Cin Cout 

0 0 0 0 0

0 0 1 0 l

0 1 0 0 l

0 1 1 l 0

1 0 0 0 l

1 0 1 l 0

l 1 0 l 0

1 1 1 l l

Cin = acarreo de entrada

Cout = acarreo de salida
 = suma
A y B = variables de entrada (operandos)
Un sumador completo suma los dos bits de entrada y el bit de acarreo de entrada. A partir del
semisumador, ya conocemos que la suma de los dos bits de entrada A y B consiste en la operación
OR-exclusiva entre estas dos variables, A  B. Para sumar el acarreo de entrada (Cin) a los bits de
entrada, hay que volver a aplicar la operación OR-exclusiva, obteniéndose la siguiente ecuación de
salida para el sumador completo:

 = (A  B)  C

De forma más clara desarrollamos el circuito interpretando la tabla de verdad.

Para la suma obtenemos:

∑=𝐴̅𝐵 𝐶 + 𝐴̅𝐵𝐶̅ + 𝐴𝐵 𝐶̅ + 𝐴𝐵𝐶

(𝐴̅𝐵 + 𝐴𝐵)𝐶 + (𝐴̅𝐵 + 𝐴𝐵)𝐶̅

(𝐴 ⊕ 𝐵)𝐶̅ + (𝐴 ⊕ 𝐵)𝐶

(𝐴 ⊕ 𝐵)⨁𝐶

Esto significa que, para implementar la función de un sumador completo, se pueden utilizar dos puertas
OR-exclusiva. La primera tiene que generar el término A  B, y la segunda toma como entradas la
salida de la primera puerta XOR y el acarreo de entrada.

Para el acarreo procedemos de la misma forma:

Cout=𝐴̅𝐵𝐶 + 𝐴𝐵𝐶 + 𝐴𝐵𝐶̅ + 𝐴𝐵𝐶

(𝐴̅𝐵 + 𝐴𝐵)𝐶 + 𝐴𝐵(𝐶̅ + 𝐶)

(𝐴 ⊕ 𝐵)𝐶 + 𝐴𝐵
El acarreo de salida es 1 cuando las dos entradas de la primera puerta XOR son 1, o cuando las dos
entradas de la segunda puerta XOR son 1. Esto se puede comprobar analizando la Tabla de verdad.
El acarreo de salida del sumador completo se obtiene a partir del producto lógico (AND) de las entradas
A y B, y del producto lógico (AND) de A  B y de Cin, sumando (OR) después ambos términos
resultantes. Esta función, una vez implementada, se combina con la de la suma lógica para constituir
un circuito sumador completo.

SUMADOR COMPLEO A PARTIR DE SEMISUMADORES

Obsérvese que existen dos semi-sumadores conectados, como se muestra en el diagrama de bloques
Figura A, cuyos acarreos de salida se aplican a una puerta OR. El símbolo lógico mostrado en la Figura
B, será el que normalmente empleemos para representar un sumador completo.
SUMADORES BINARIOS EN PARALELO

Un único sumador completo es capaz de sumar dos números binarios de 1 bit y un acarreo de entrada.
Para sumar números binarios de más de un bit, se tienen que utilizar sumadores completos
adicionales. Cuando se suman dos números binarios, cada columna genera un bit de suma y un 1 o
0, correspondiente al bit de acarreo, que se añade a la columna inmediata de la izquierda, como se
muestra a continuación con dos números de 2 bits.

Bit de acarreo de la columna de la derecha.


1
11
+ 01
100

Bit de acarreo generado en la segunda columna que pasa a bit suma.

Para sumar dos números binarios, se necesita un sumador completo por cada bit que tengan los
números que se quieren sumar. Así, para números de dos bits se necesitan dos sumadores; para
números de cuatro bits hacen falta cuatro sumadores, y así sucesivamente. La salida de acarreo de
cada sumador se conecta a la entrada de acarreo del sumador de orden inmediatamente superior,
como se muestra en la Figura para un sumador de 2 bits.

Téngase en cuenta que se puede usar un semi-sumador para la posición menos significativa, o bien
se puede poner a 0 (masa) la entrada de acarreo de un sumador completo, ya que no existe entrada
de acarreo en la posición del bit menos significativo.

En la Figura del sumador completo en paralelo de 2 bits, los bits menos significativos (LSB) de los dos
números se representan como A1 y B1 . Los siguientes bits de orden superior se representan como A2
y B2. Los tres bits de suma son 1, 2 y 3. Obsérvese que el acarreo de salida del sumador completo
de más a la izquierda se convierte en el bit más significativo (MSB) en la suma 3.
SUMADORES EN PARALELO DE CUATRO BITS

Un sumador básico en paralelo de 4 bits se implementa mediante cuatro sumadores completos, como
se muestra en la Figura. De nuevo, los bits menos significativos (A1 y B1) de cada número que se
suma, se introducen en el sumador completo que está más a la derecha; los bits de orden más alto se
introducen sucesivamente en los siguientes sumadores, aplicando los bits más significativos de cada
número (A4 y B4) al sumador que está más a la izquierda. La salida de acarreo de cada sumador se
conecta a la entrada de acarreo del siguiente sumador de orden superior. Estos acarreos se
denominan acarreos internos.
Sumadores MSI
Ejemplos de sumadores paralelo de 4 bits que están disponibles como circuitos integrados de media
escala (MSI) son los dispositivos TTL Schottky de baja potencia 74LS83A y 74LS283. Estos dos
dispositivos son funcionalmente idénticos entre si, aunque no son compatibles en cuanto a la
disposición de sus pines; es decir, los números de pin para las entradas y salidas son diferentes debido
a que las conexiones de los pines de masa y alimentación son distintos. Para el 74LS83A, Vcc es el
pín 5 y tierra es el pin 12 en el encapsulado de 16 pines. Para el 74LS283, Vcc es el pin 16 y tierra es
el pin 8, que es una configuración más estándar. Los diagramas de los pines y los símbolos lógicos
de estos dos dispositivos se muestran en la Figura, en la que se indica la numeración de los pines
sobre los símbolos lógicos.
Parámetros temporales de una hoja de características.

Recuérdese que las puertas lógicas tienen un retardo de propagación especificado, tp, desde una
entrada a la salida. Para los dispositivos lógicos MSI, existen varias especificaciones diferentes para
este parámetro. El sumador paralelo de 4 bits dispone de 4 especificaciones para tp, como se muestra
en la tabla que es parte de una hoja de características del 74LS283.

FIGURA 5.11 Características temporales para el 74LS283.

Límites
Símbolo Parámetro
Unidad
Mínimo Típico Máximo

tPLH Propagation delay, C0 input to any  16 24

output ns
tPHL 15 24

tPLH Propagation delay, any A or B input 15 24

to L outputs ns
tPHL 15 24

tPLH Propagation delay, Ca input to C4 11 17

output ns
tPHL 11 22

tPLH Propagation delay, any A or B input 11 17

to C4 output ns
tPHL 12 17
COMPARADORES

La función básica de un comparador consiste en comparar las magnitudes de dos cantidades binarias
para determinar su relación. En su forma más sencilla, un circuito comparador determina si dos
números son iguales.

Comparadores de 2 bits

A B A<B A=B A>B

A1 A0 B1 B0
0 0 0 0 0 1 0
0 0 0 1 1 0 0
0 0 1 0 1 0 0
0 0 1 1 1 0 0
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 1 0 0
0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 0 1 0
Un comparador de magnitud de 4 bits MSI

El 74HC85 es un comparador de tipo MSI, que también se encuentra disponible en otras familias de
circuitos integrados. El diagrama de pines y el símbolo lógico le muestran en la Figura. Tiene tres
entradas en cascada: A < B, A = B Y A > B. Estas entradas permiten utilizar varios comparadores en
cascada para la comparación de cualquier número binario con más de cuatro bits. Para expandir el
comparador, las salidas A < B, A = B y A > B del comparador de menor orden se conectan en cascada
a las entradas del siguiente comparador de orden inmediatamente superior. El comparador de menor
orden tiene que tener un nivel ALTO en la entrada A = B y un nivel BAJO en las entradas A > B y A <
B.

FIGURA Diagrama de pines y símbolo lógico del comparador

de 4 bits de magnitud 74HC85 (la numeración de
los pines se muestra entre paréntesis).

EJEMPLO
Utilizar comparadores 74HC85 para comparar las magnitudes de dos números de 8 bits. Dibujar los
comparadores con sus correspondientes interconexiones.

Solución. Se necesitan dos 74HC85 para comparar dos números de 8 bits. Éstos se conectan en
cascada como se muestra en la Figura, empleando una disposición en cascada.
FIGURA 5.21 Comparador de 8 bits formado por dos 74HC85.