Universidad Francisco Jos de Caldas 1

Informe de Laboratorio Sumador Restador

Forma 2
Universidad Distrital Francisco Jos de Caldas

I. OBJETIVOS.

Analizar y comprender los operadores lgicos

(AND, XOR, OR) en el funcionamiento del
sumador restador forma 2.
Implementar una compuerta sumadora en la
PSoC de tal manera que su funcionamiento sea Figura 1. Smbolo de circuito para una compuerta OR de dos entradas
de un sumador restador forma 2 e identifica su
funcionamiento. Las entradas A y B son niveles de voltaje lgicos y la
Comprobar que la compuerta funciona tal y salida x es un nivel de voltaje lgico cuyo valor es el
como debera, realizando la suma de las dos resultado de la operacin OR de A y B; esto es, A+B= x.
entradas binarias en 4 bits en caso de tener el
Es decir que la compuerta OR opera en salida alta (1) si
carry de entrada en 0, y que cumpla la suma, y
con el carry de entrada en 1 que cumpla la resta la entrada A, B o ambas estn en un nivel lgico 1. La
respectiva. salida de nivel lgico 0, se logra si todas las entradas
Comprender la estructura del sumador restador estn en el nivel lgico 0.
forma 2 y realizar las pruebas necesarias para
verificar el correcto uso e implementacin del Compuerta AND: En la siguiente figura se muestra la
circuito. compuerta AND de dos entradas:

II. MATERIALES.

1 10 Resistencias de 220
2 5 Leds verdes
3 Psoc Figura 2. Smbolo de circuito para una compuerta AND de dos entradas
4 Protoboard
5 Cable para protoboard La salida de la compuerta AND es igual al producto
AND de las entradas lgicas, es decir, x= A B . En
6 Dip Switch

otras palabras, la compuerta AND es un circuito que

III. MARCO TERICO
Compuerta OR: En un circuito digital la compuerta
OR es un circuito que tiene dos o ms entradas y cuya
salida es igual a la suma OR de las entradas. El smbolo
es el siguiente:
opera en forma tal que su salida es alta (1) solo cuando
todas sus entradas son altas (1). En todos los otros casos
es 0. [1]
Sumador:
Un sumador es un circuito lgico que calcula la
operacin suma. En los computadores modernos se
encuentra en lo que se denomina Unidad aritmtico
Universidad Francisco Jos de Caldas 2
lgica (ALU). Generalmente realizan las operaciones
aritmticas en cdigo binario decimal o BCD exceso 3,
por regla general los sumadores emplean el sistema
binario. En los casos en los que se est empleando un
complemento a dos para representar nmeros negativos
el sumador se convertir en un sumador-restador (Adder-
subtracter).
Restador:
Un restador es un circuito lgico que calcula la
operacin resta. Para realizar la resta se coloca el
nmero binario del primer operando (minuendo) en los
interruptores A1, A2, A3, A4; y el nmero binario del
segundo operando (sustraendo) en los interruptores B1,
B2, B3 y B4.El interruptor S / R (Suma / Resta) se
coloca hacia la posicin de "Resta", enviando un nivel
lgico 1 al Cin del primer bloque y configurando el
yB4inversor / buffer compuesto por las compuertas
EXOR como inversor.
Sumador/Restador:
Sumador/restador de dos nmeros de 4 bits. El circuito
debe sumar o restar dos nmeros codificados en
complemento a 2 con 4 bits y cuyos valores estarn
determinados por la posicin de los Interruptor el cual
ser un cable cuya funcin ser el de sumar si va
conectado a tierra (-) y restar si va corriente (+).
Figura 4. Sumador/ Restador Forma 2 [2]
Sumadores/Restadores:
Como regla, la sustraccin binaria se realiza sumando al
minuendo el complemento a dos del sustraendo. El
complemento a dos se obtiene complementando cada bit
del sustraendo y sumando 1. Esta adicin del 1 se lleva a
cabo poniendo el acarreo de entrada en C0 a 1 mientras
se suma el minuendo al complemento del substraendo.
Es decir, en general la resta se realiza a partir de la suma
y, por este motivo, usualmente es ms conveniente
construir una unidad funcional que realce tanto la suma
como la resta. [3]
Suma y resta de 4 bits:
El circuito sumador restador paralelo de 4 bits tiene una
entrada adicional denominada de control de modo. Si
esta entrada est en el nivel bajo (0 lgico), las cuatro
puertas XOR no tienen efecto en el dato de las entradas,
el dato pasa a travs de las puertas XOR y no es
invertido. La entrada Cin FA del 1 es mantenida en el
nivel bajo, lo cual hace que FA funcione como un semi
sumador. En los indicadores de salida aparecer una
suma de 4 bits.
Cuando la entrada de control de modo del circuito
sumador restador esta en nivel alto (1 lgico) las cuatro
compuertas XOR actan como inversores, se invierte el
sustraendo (
B 4 , B3 , B 2 , B1 ). La entrada Cin al FA del
1 est en alta, lo que es lo mismo que sumar + 1al
sustraendo en complemento a 1. En los indicadores de
salida aparecer una resta de 4 bits en forma binaria.
Figura 5. Diagrama lgico sumador/restador
IV. DESCRIPCIN FUNCIONAL
Universidad Francisco Jos de Caldas 3

Teniendo en cuenta que la descripcin funcional de un Y

sumar es: ( 0 C ) C S 1=X 1 (Y 1 C ) C out 0
S 0= X 0
C out =[ X 0 Y 0 +C ( X 0 Y 0 ) ] + [ X 1 Y 1 +C out 0 ( X 1 Y 1 ) ] + [ X 2 Y 2 +C out 1 ( X 2 Y 2 ) ]+ [ X 3 Y 3+ Cout 2 ( X 3 Y 3 ) ] + [ X 4 Y 4 +C out 3 ( X
Y
S 0= X 0 Y 0 C S 1=X 1 Y 1 C out 0 ( 2 C )C out 1
S2 =X 2
S 2=X 2 Y 2 C out 1 S 3= X 3 Y 3 Cout 2
S 3= X 3 (Y 3 C ) C out 2
S 4 =X 4 Y 4 C out 3
S 4 =X 4 (Y 4 C )Cout 3
En el sumador-restador de forma 2 se tendra:

Y
Y V. DESCRIPCIN ESTRUCTURAL

( 0 C )
X 0 El circuito cuenta con 4 salidas de las respectivas sumas
y una salida de carry, teniendo en total 5 salidas. Cada
Y bit de entrada se estar sujeto al dip swich. Y para final
( 1 C ) toda la parte lgica estar dada por la PSoC previamente
X1 programada en Creator 3.3.
Y
Figura 5. Representacin estructural con compuertas
( 2 C ) XOR, AND, OR
X2
Y Por otro lado el sumador/Restador tambin puede ser
Y representado por su smbolo, de manera que quedara
( 3 C ) una representacin fsica.
X 3 Figura 6. Representacin fsica
Y
Y
( 4 C )
VI. SIMULACIONES
X 4
( 4 C )+C out 3 ( ] Suma:
X 4
( 3 C )+C out 2 ( ]+
X 3
X 2 (Y 2 C )+C out 1 ( ] +
X 1 (Y 1 C )+C out 0 ( ] +
( 0 C )+C
X 0
Cout =

Figura 7. X=0000 y=0000 RTA: 00000

Universidad Francisco Jos de Caldas 4

Figura 11. X=1111 y= 1111 RTA: 11110

Figura 8. X=1010 y=1010 RTA: 10100
Resta:

Figura 9. X=0110 y=1001 RTA: 01111

Figura 12. X=1111 y=1111 RTA: 00000

Figura 10. X=0111 y=0110 RTA: 01101

Figura 13. X=1010 y= 0101 RTA: 00101

Universidad Francisco Jos de Caldas 5

entrada como selector de modo que ste define si la

operacin a realizar es de suma (0) o resta (1).
De la prctica efectuada logramos concluir que
teniendo los conceptos claros del funcionamiento de
un sumador se puede realizar el diseo y ejecucin
de ste mediante la herramienta PSoC, reduciendo el
circuito y as mismo el margen de error por
conexiones errneas comparado con el montaje
realizado con compuertas lgicas.
La compuerta sumadora representa una gran utilidad
y capacidad aplicativa bastante grande ya que con
esta no solo se pueden realizaran sumas aritmticas
si no que se puede implementar en combinacin con
Figura 14. X=0110 y=1111 RTA: 10111 bit de signo otras compuertas y crear una operacin
completamente diferente, como en este caso que se
0110+ 0001=10111
cre un sumador restador obteniendo la respuesta
requerida colocando el carry de entrada en 0 para la
suma y en 1 para la resta.
Las respuestas dadas por el montaje y las
simulaciones en ambas operaciones son acordes a
los resultados esperados en el caso de la resta tener
en cuenta que la respuesta est dada en forma dos,
por lo que en caso de ser negativa la verdadera
respuesta ser su complemento.

VIII. BIBLIOGRAFIA

[1] R. J. T. y. N. S. Widmer., Sistemas digitales.

Principios y aplicaciones, Pentice Hall.

[2] J. O.-. J. Alvarez, SlideShare, Diciembre 2010.

Figura 15. X=1001 y=1100 RTA: 11101 bit de signo [En lnea]. Available:
http://es.slideshare.net/JeduardAnonimo/sumadorre
1001+ 0100=11101
stador-10526824. [ltimo acceso: 10 Octubre
2016].
VII. CONCLUSIONES
[3] D. D. Gajski, Principios de diseo digital, Madrid:
Prentice Hall, 1997.
Se comprob el funcionamiento de un
sumador/restador de 4 bits.
Con la prctica se comprendi el funcionamiento del
sumador/restador, el cual funciona con el carry de