Capitulo 6 - Sumadores Comparadores Decodificadores

6.1.
Sumadores básicos
Permite el procesamiento de datos numéricos.
1.1 El semisumador
Permite la suma de dos bits en sus entradas y genera un bit de suma y un bit de acarreo.
En el caso de un número que contenga dos o más bits como sumando, el semisumador realiza la suma de los bits de menor
peso.
El semisumador es denominado también como sumador medio.
Representación de un semisumador
Bits de entrada Bits de salida

Reglas de la suma
0+0= 0
0+1= 1
A Ʃ 1+0= 1
Ʃ 1 + 1 = 10
B Cout
Tabla de verdad de un semisumador

Expresión booleana
A B Ʃ Cout Se escoge los valores para los cuales la
función tiene el valor de uno en el terminal
0 0 0 0
de salida.
0 1 1 0
1 0 1 0 Ʃ= =A⊕B
1 1 0 1
Cout = A B
Diagrama de Lógica
Sumadores comparadores y decodificadores página 1

6.2. El sumador completo
2.1 El sumador completo acepta dos bits de entrada, un acarreo de entrada y genera una salida y un
acarreo de salida.
La diferencia entre un sumador completo y un semisumador, es que el sumador completo acepta un
acarreo de entrada.
El acarreo de entrada se origina en la suma de los dos bits de menor peso que le anteceden.
Símbolo de un sumador completo
A Ʃ
B Ʃ
Cin Cout
Tabla de verdad de un sumador completo Ʃ
A B Cin Ʃ Cout Cin

0 0 0 0 0 AB 0 1
0 0 1 1 0 00 1
0 1 0 1 0 01 1
0 1 1 0 1 11 1
1 0 0 1 0 10 1
1 0 1 0 1
1 1 0 0 1 Ʃ=
1 1 1 1 1
Ʃ=
Cout
Ʃ= ⊕ ⊕
Cin
AB 0 1 Ʃ = A ⊕ ( B ⊕ Cin )
00
01 1
11 1 1
10 1

Comparando los resultados de la tabla, se obtiene la equivalencia entre las expresiones

booleanas A⊕ ( B ⊕ Cin) y (A ⊕ B) ⊕ Cin.
A B Cin B⊕Cin A⊕ ( B ⊕ Cin) A⊕B (A ⊕ B) ⊕ Cin

0 0 0 0 0 0 0
0 0 1 1 1 0 1
0 1 0 1 1 1 1
0 1 1 0 0 1 0
1 0 0 0 1 1 1
1 0 1 1 0 1 0
1 1 0 1 0 0 0
1 1 1 0 1 0 1
La expresión booleana para la suma tiene el valor Ʃ = (A ⊕ B) ⊕ Cin
La expresión para Cout es la siguiente
El diagrama de lógica de un sumador completo es el siguiente

Componentes de un sumador completo
Un sumador completo es compuesto por dos semisumadores y una puerta OR externa.
Ejemplo: Diseñe un sumador completo por medio del uso de dos semisumadores y puertas
lógicas básicas externas.
A1 Ʃ1 A2 Ʃ2
Ʃ Ʃ
B1 Cout1 B2 Cout2
Cin

6.5. Sumador de dos números de dos bits cada uno
Diseño de un sumador binario de dos bits cada uno por medio de sumadores completos.
Los números A [ A2 A1 ] y B [ B2 B1 ] constan de dos bits cada uno.
Se suman los números bit a bit, tomando los números del mismo peso.
Cuando se suman dos números binarios se obtiene la suma y el arrastre que podría generarse en
esa suma.
Los bits de menor peso no tienen un arrastre precedente.
El diagrama de conexión de los sumadores es el siguiente
A2 B2 Cin2 A1 B1 C0
Ʃ Ʃ
Cout2 Ʃ2 Cout1 Ʃ1
El circuito integrado 74XX183 contiene un sumador completo en paralelo de dos números de dos
bits cada uno.
El circuito integrado 74LS183 es un sumador de dos números de dos bits cada uno.

6.6. Ejemplo de un sumador
Ejemplo: Las siguientes secuencias de bits se aplican a la entrada de un sumador de dos

números de dos bits A [A2A1] y B[B2B1]. Determine la secuencia de bits resultantes en los
terminales de salida.
A1 0 1 1 0
B1 1 0 1 0
Cout1=Cin2 0 0 1 0
A2 1 0 0 1
B2 1 1 0 1
Ʃ1 1 1 0 0
Ʃ2 0 1 1 0
Cout2 1 0 0 1

6.7. Sumador de dos números de cuatro bits
Nibble: un grupo de cuatro bits se denomina nibble.

Un sumador en paralelo de dos números de cuatro bits se implementa por medio del uso de
cuatro sumadores completos conectados en paralelo
Para los números de cuatro bits representados por A [ A4 A3 A2 A1 ] y B [ B4 B3 B2 B1 ], los bits
menos significativos están representados por A1 y B1. Los bits más significativos están
representados por A4 y B4.
Los acarreos de salida de cada sumador se conecta a la entrada del siguiente sumador
completo. Los acarreos intermedios se conectan internamente sin acceso al usuario.
En las hojas de características de los fabricantes, se denomina C0 al terminal conectado al
sumador de los bits menos significativos y C4 se denomina al acarreo correspondiente al
sumador de los bits más significativos.
Acarreo en serie: el resultado de la suma en los terminales de salida de cada sumador no tiene el
valor final hasta tanto sea incluido el valor del arrastre procedente de las etapas anteriores.
Como consecuencia de la propagación del arrastre existe un retardo temporal para la obtención
del valor definitivo de la suma.
El sumador nibble es un circuito integrado comercial con las referencias 74XX283 o 74XX83.
La diferencia entre estos dos circuitos reside en la distribución de los terminales, principalmente
en los terminales de alimentación Vcc y tierra GND.
Diagrama de bloques
Diagrama lógico

6.8. Expansión de sumadores
Es posible la implementación de un sumador de dos números de ocho bits cada uno por
medio de la conexión en cascada de dos sumadores de cuatro bits cada uno.
Estos números están representados por A [ A8 A7 A6 A5 A4 A3 A2 A1 ] y
B [ B8 B7 B6 B5 B4 B3 B2 B1 ].
La suma de los números de menor valor significativo, representados por A1 y B1, no tienen
un arrastre. En este se conecta C0 a tierra.
Esta implementación se realiza por medio del uso de dos sumadores 74XX283 o 74XX83,
conectados en cascada, en el cual se conecta la salida C4 del sumador de los cuatro bits de
menor valor significativo con la entrada C0 de los cuatro bits de mayor valor significativo.
Por medio de la conexión de sumadores de cuatro bits en cascada es posible la

implementación de sumadores de números compuesto por un número mayor de bits.

6.8 Multiplicador binario
La multiplicación de números binarios se realiza de la misma forma que con números decimales. El
multiplicando se multiplica por cada bit del multiplicador, empezando desde el bit menos significativo.
Cada multiplicación de esta manera forma un producto parcial. Los productos parciales sucesivos se
desplazan una posición a la izquierda. El producto final se obtiene de la suma de los productos parciales.
Como ejemplo se tiene la multiplicación de dos números de dos bits cada uno denominados A y B,
representados por A1A0 y B1B0, donde A es el multiplicando y B es el multiplicador.
El término A0B0 se representa por medio de una puerta AND.

El termino A1B0 + A0B1 debe ser representado por un sumador medio y puede generar un arrastre a la
siguiente posición a la izquierda. El arrastre está representado por C1. El término anterior no genera
ningún arrastre.
La suma de C1 + A1B1 puede generar un arrastre una posición a la izquierda la cual está representado
por C2. El diagrama de lógica siguiente representa el multiplicador de dos números de dos bits cada uno
representados por sumadores y compuertas lógicas básicas.

6.9. Circuitos comparadores
Comparador de igualdad de dos bits: NOR exclusivo ; dos números de un bit cada uno
A B X-NOR
0 0 1
0 1 0
1 0 0
1 1 1
Ejemplo: diseñe un comparador de igualdad de dos números de dos bits cada uno:
A [ A2 A1 ] ; B [ B2 B1 ]
A2
A1
A=B X
B2
B1
A2 A1 B2 B1 X X
0 0 0 0 1 B2 B1
0 0 0 1 0
A2 A1 00 01 11 10
0 0 1 0 0
00 1
0 0 1 1 0
01 1
0 1 0 0 0
11 1
0 1 0 1 1
10 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

6.10. Circuitos comparadores
⊕ ⊕
Diagrama de lógica
Ejemplo: diseñe un comparador de igualdad de dos números de tres bits cada uno denominados,
A[ A3 A2 A1 ] y B [ B3 B2 B1 ].
Diagrama de lógica

6.11. Ejemplo de un circuito comparador
Ejemplo: Se aplica la siguiente secuencia de datos a la entrada de un comparador de

igualdad de dos números de dos bits cada uno representados por A [A2 A1 ] y B [ B2 B1 ],
cuya salida tiene el estado activo alto.
A1 0 0 1 1
A2 1 1 0 0
B1 0 0 0 1
B2 0 1 1 0
X

6.12. El decodificador
La función de un decodificador es detectar la presencia de una determinada combinación de bits en sus

terminales de entrada e indicar la presencia de este código mediante un determinado nivel en el
terminal de salida del dispositivo.
Un decodificador posee líneas de entrada para gestionar n bits y señalar una combinación de entrada
en una de las 2n salidas.
En general el decodificador tiene n entradas y puede tener hasta 2 n salidas.
El decodificador binario básico

Para determinar la presencia de una determinada combinación de bits en los terminales de entrada en
un circuito digital, se puede utilizar una puerta AND como un elemento básico de la decodificación.
Decodificador binario básico con salida en estado activo alto: se implementa por medio de una puerta
AND, en la cual la salida tiene el valor alto cuando en las entradas se cumple una condición
determinada y única.
Si se desea detectar la presencia del código binario de cuatro bits representado por A= 1; B=1; C=0 y
D=0, se puede usar una puerta AND.
La expresión booleana tiene el valor de

Decodificador binario básico con salida en estado activo bajo: se implementa por medio de una
puerta NAND, en la cual la salida tiene el valor bajo cuando en las entradas se cumple una
condición determinada y única.
Si se desea detectar la presencia del código binario de cuatro bits representado por A= 1; B=1;
C=0 y D=0, se puede usar una puerta NAND.
La expresión booleana está dada por la expresión de donde
Circuito decodificador de dos entradas de datos, una entrada de habilitación y salidas en estado
activo alto
Es un circuito con dos entradas de datos, cuatro salidas en estado activo alto y una entrada de
habilitación, la cual se usa para la habilitación o inhibición del decodificador.
Si la entrada H tiene el valor de cero, el decodificador permanece bloqueado con todas las
salidas en el estado bajo.
Si la entrada H tiene el valor de uno, el decodificador está habilitado.
Diagrama en bloques y tabla de verdad.

Expresiones booleanas Tabla de verdad resumida

H A B X3 X2 X1 X0
0 Y Y 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
Diagrama de lógica

6.15 El decodificador
Circuito decodificador de dos entradas de datos, una entrada de habilitación en estado

bajo y salidas en estado activo bajo
La circunferencia en los terminales de salida indica que el estado activo de la salida es
bajo. Cuando en las entradas se tiene el valor de todos unos en los terminales de entrada,
la salida tiene el valor de cero.
La entrada de habilitación tiene el estado activo bajo, lo cual indica que el decodificador
funciona cuando la entrada tiene el valor de cero. La circunferencia en el terminal H indica
la entrada debe estar en el estado bajo para que el decodificador funcione.
Diagrama de bloque Tabla de verdad
Diagrama de lógica

6.16. Ejemplo de un decodificador de dos entradas de datos
Ejemplo: La siguiente secuencia de bits se aplican a un decodificador de dos entradas de

datos, una entrada habilitación en el estado activo alto y cuatro salidas en el estado
activo alto. Determine la secuencia de bits resultante en cada salida.
A 0 0 1 1 0 1
B 0 1 0 1 1 0
H 1 1 0 1 0 1
X0
X1
X2
X3

6.17. Expansión del decodificador
El diseño de decodificadores que acepten un mayor número de entradas y el número de salidas se

incremente, es posible su implementación por medio del uso de decodificadores de baja capacidad.
En este caso es necesario que la puerta de habilitación se convierta en una entrada de datos.
Ejemplo: diseñe un decodificador de ocho salidas cuya salida sea en estado activo alto, por medio del
uso de decodificadores de dos entradas de datos y una entrada de habilitación en el estado activo
alto.
Los decodificadores de dos entradas de selección van a ser representados por medio de su diagrama
en bloque.
Diagrama en bloque tabla de verdad
El circuito integrado 74XX138 es un decodificador comercial de tres entradas de datos y ocho salidas
en estado activo bajo.

6.18. Diseño de circuitos combinatorios por medio del uso de
decodificadores
Un decodificador genera los 2n minitérminos de n variables de entrada. Como cualquier función

booleana se puede expresar como una suma de minitérminos, se puede emplear un decodificador
para la generación de los términos mínimos y una puerta lógica básica OR externa para la
formación de su suma lógica.
En este forma cualquier circuito combinatorio con n entradas y m salidas, se puede construir con
un decodificador de n a 2n líneas y m compuertas OR.
El procedimiento para el diseño de un circuito combinatorio por medio de un decodificador y
puertas lógicas básicas OR externas, requiere que las funciones booleanas del circuito se
expresen como una suma de minitérminos.
Las entradas a cada puerta lógica básica OR externa, se seleccionan de las salidas del
decodificador de acuerdo con la lista de minitérminos de cada función.
Ejemplo: diseñe un sumador completo por medio del uso de un decodificador de tres entradas de
datos, una entrada de habilitación en el estado activo alto y sus salidas en el estado activo alto.
Tabla de verdad Expresión booleana
A B Cin Cout
0 0 0 0 0 La expresión booleana correspondiente a la
0 0 1 1 0 suma tiene el siguiente valor
Suma (A, B, Cin ) = Ʃ ( m1, m2, m4, m7 )
0 1 0 1 0 El arrastre de salida tiene el valor de
0 1 1 0 1 Cout (A, B, Cin ) = Ʃ ( m3, m5, m6, m7 )
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Diagrama de lógica

6.19. El decodificador de 4 bits a 16 bits
Para la decodificación de todas las combinaciones de cuatro bits de entrada, se requiere 16

salidas, por consiguiente 16 puertas de decodificación independientes.
Este tipo de decodificador se denomina decodificador de 4 a 16 líneas o también decodificador 1
de 16. Para cada combinación de entrada, únicamente se activa una de las 16 salidas posibles.
Si se necesita una salida activa a nivel bajo, se usan puertas NAND en los terminales de salida.
Si se necesita una salida activa a nivel alto, se usan puertas AND en los terminales de salida.
Tabla de verdad para un decodificador de cuatro entradas y 16 salidas en el estado activo bajo.

6.20. El decodificador de 4 bits a 16 bits
Representación de las entradas binarias Diagrama en bloque
Dec. 4 / 16 X0
X1
X2
X3
X4
X5
A0 X6
A1 X7
A2 X8
A3 X9
X10
X11
X12
X13
X14
X15
El circuito integrado 74XX154 es un dispositivo comercial que efectúa esta función. Adicionalmente
está compuesto por dos entradas de habilitación.

6.21. El decodificador BCD a decimal
El decodificador BCD a decimal convierte cada código de entrada BCD en uno de los diez dígitos
decimales posibles. Se le denomina decodificador de cuatro líneas a diez líneas o decodificador uno
de diez.
Considerando que el código BCD representa diez dígitos decimales, se requieren solamente diez
puertas decodificadoras.
Para proporcionar salidas en el estado activo bajo se requiere el uso de puertas NAND.
Para proporcionar salidas en el estado activo alto se requiere el uso de puertas AND.
Tabla del decodificador BCD a decimal con salida en el estado activo bajo
Diagrama en bloque
Dec.
X0
BCD / Dec. X1
A0 X2
A1 X3
A2 X4
A3 X5
X6
X7
X8
X9
El circuito integrado 74XX42 es un dispositivo comercial que efectúa esta función.

6.22. Ejemplo del decodificador BCD a decimal
Ejemplo: Se aplica los siguientes bits a los terminales de entrada de un

decodificador BCD / decimal. El bit A3 es el bit de mayor peso. Determine los
valores de las salidas que se activan en el estado activo bajo.
A0 0 1 1 0
A1 1 0 1 0
A2 1 0 1 0
A3 0 1 0 0
X0
X1
X2
X3
X4
X5
X6
X7
X8
X9

6.23 El despliegue numérico de siete segmentos
Para la representación de un número decimal se utiliza un despliegue numérico formado por siete
segmentos. Los segmentos están compuestos por diodos emisores de luz o LED, los cuales al
excitarse en determinadas combinaciones, representan números decimales y también otros
caracteres. Cada segmento está identificado por medio de un carácter comprendido desde la letra a
hasta la letra g. Existen otros tipo de despliegues numéricos con un número mayor de diodos
emisores de luz led.
Para generar el número 1, se excitan los segmentos b y c, para producir un 2 se excitan los
segmentos a,b,g,e, y d y así sucesivamente.
Una aplicación de uso frecuente es la decodificación de un número BCD, cuya representación
binaria en terminal de entrada, debe ser representado por medio de un número decimal en el
terminal de salida.

6.24. Despliegues de LED
Cada uno de los segmentos es un diodo emisor de luz, el cual se ilumina cuando circula corriente a
través del diodo.
Cada diodo emisor de luz se enciende si el ánodo es positivo con respecto al cátodo.
El diodo no conduce si el ánodo es negativo con respecto al cátodo.
Lógica de decodificación de segmentos

Cada segmento se utiliza para la representación de varios dígitos decimales, pero ninguno de ellos se
emplea para la representación de los diez dígitos; por lo tanto, cada segmento debe activarse
mediante su propio circuito de decodificación que detecta la aparición de cualquier número en el que
haya que usar ese segmento.
Despliegue numérico de ánodo común

Cada segmento es un led que emite luz cuando le atraviesa una corriente eléctrica. La configuración
en ánodo común requiere un circuito de excitación. En la configuración en ánodo común, cada uno de
los terminales del ánodo de cada led está conectado a un nodo común, con polaridad positiva,
representado por Vcc.
Para el encendido de cada uno de los segmentos, se requiere de un circuito de excitación que
proporcione un nivel de tensión bajo en el terminal opuesto a la fuente Vcc.

6.24 Tabla de verdad de la lógica de segmentos
La lógica de decodificación de segmentos requiere cuatro entradas en el código decimal binario

BCD y siete salidas, una para cada segmento del despliegue. La tabla de verdad de salidas
múltiples indica cuales segmentos deben estar activados para la representación de un digito.
Conexión del despliegue numérico

Se usan resistores para la protección de cada uno de los segmentos

6.24 El decodificador BCD a siete segmentos

6.24 El despliegue numérico de cátodo común

6.25. Restador medio o semi-restador
Restador medio
A Di A B Di Ps
0 0 0 0
Restador
B medio Ps 0 1 1 1
1 0 1 0
1 1 0 0
10
0
- ⊕
1
1 ; Ps=1

6.26. Restador completo
A Restador Di A B Pe Di Ps
0 0 0 0 0
B completo 0 0 1 1 1
Pe Ps 0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
A - B - Pe
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
La operación se debe efectuar en la secuencia Di = A - B - Pe

El arrastre Ps se puede originar en A - B o en (A - B) - Pe

6.27. Expresión booleana de la diferencia
Di
⊕ Pe A ⊕ Pe
⊕ ⊕ Pe ; asociativa
⊕ B ⊕ Pe

6.28. Expresión booleana del préstamo de salida
martes, 16 de junio de 2020 11:15 p. m.
Ps
----
⊕ B ] Pe

6.29. Diagrama de lógica
⊕ B ⊕ Pe
⊕ B ] Pe

6.30. Ejemplo de diseño de un restador
Calcule la diferencia entre los números A [ 1110101 ] y B [ 0011100 ]

Se debe efectuar la operación Di = A - B - Pe secuencialmente.
En el restador de los números de menor valor significativo, el préstamo de entrada Pe = 0
Diagrama de lógica de un restador de dos números de tres bits cada uno

6.31. Codificador
Un codificador es un dispositivo que tiene hasta 2n líneas de entrada y n líneas de salidas.

Las líneas de salida generan el código binario correspondiente al valor de la entrada.
Un ejemplo de un decodificador es el decodificador octal a binario. Este decodificador tiene ocho
entradas, una para cada uno de los dígitos octales y tres salidas que generan el número binario
correspondiente.
En este ejemplo, una sola entrada tiene el valor uno en cualquier momento dado.
El decodificador permite que se introduzca en una de sus entradas un nivel activo que representa
un dígito decimal u octal y lo convierta en una salida codificada como BCD o binario.
Ejemplo:
El codificador se puede construir con puertas OR, por medio de los valores de entrada de la tabla
de verdad.
Diagrama lógica
.
Inconvenientes:
1. No existe una representación para el valor de todos ceros.
2. Supongamos que se activen las entradas D3 y D6 simultáneamente.
En consecuencia, se activan las salidas A2 A1 A0, lo cual corresponde a la secuencia binara 111 ;
Este diseño presenta estos dos inconvenientes. Es necesario un diseño con otras condiciones.

Este diseño presenta estos dos inconvenientes. Es necesario un diseño con otras condiciones.

6.32. Codificador de 4 bits de entrada y con prioridad del bit de mayor peso
Condiciones de diseño:
1. Prioridad del bit de mayor valor significativo. En caso que se dos entradas se encuentren en el
estado activo simultáneamente, el codificador debe exhibir el valor correspondiente al bit de mayor valor
significativo.
2. Disponibilidad de una salida adicional el cual debe indicar que una o más entradas se encuentra
activa simultáneamente.
Ejemplo: diseñe un codificador de cuatro bits de entrada, en el cual la salida reporte el bit de mayor peso
o de mayor valor significativo en caso que dos o más bits se encuentren activos simultáneamente. Use
una salida adicional para indicar que al menos una entrada este activa.
El bit D3 es de mayor peso y mayor prioridad con relación a los bits D2, D1 y D0.
El bit D2 tiene mayor prioridad D1 y D0.
El bit D1 tiene mayor prioridad que D0.
El bit D0 tiene la menor prioridad.
Las salidas UY indican la prioridad. La salida Z indica que una o más entradas se encuentra en el
estado activo..

6.33. Codificador de prioridad de cuatro bits de entrada
En este ejemplo, la prioridad del bit D0 tiene asignado el código 00.

La prioridad del D1 tiene asignado el código 01.
La prioridad del bit D2 tiene asignado el código 10.
La prioridad del bit D3 tiene asignado el código 11.
Se puede usar una tabla expandida o una tabla resumida

6.34. Diseño del codificador
La expresión booleana puede ser obtenida por medio del mapa de Karnaugh

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6.1.

Permite el procesamiento de datos numéricos.

Bits de entrada Bits de salida

Tabla de verdad de un semisumador

Sumadores comparadores y decodificadores página 1

Tabla de verdad de un sumador completo Ʃ

A B Cin Ʃ Cout Cin

Sumadores comparadores y decodificadores página 2

Comparando los resultados de la tabla, se obtiene la equivalencia entre las expresiones

A B Cin B⊕Cin A⊕ ( B ⊕ Cin) A⊕B (A ⊕ B) ⊕ Cin

La expresión booleana para la suma tiene el valor Ʃ = (A ⊕ B) ⊕ Cin

La expresión para Cout es la siguiente

El diagrama de lógica de un sumador completo es el siguiente

Sumadores comparadores y decodificadores página 4

Componentes de un sumador completo

Un sumador completo es compuesto por dos semisumadores y una puerta OR externa.

Sumadores comparadores y decodificadores página 5

El diagrama de conexión de los sumadores es el siguiente

Sumadores comparadores y decodificadores página 6

Ejemplo: Las siguientes secuencias de bits se aplican a la entrada de un sumador de dos

Sumadores comparadores y decodificadores página 7

Nibble: un grupo de cuatro bits se denomina nibble.

Sumadores comparadores y decodificadores página 8

Por medio de la conexión de sumadores de cuatro bits en cascada es posible la

Sumadores comparadores y decodificadores página 9

El término A0B0 se representa por medio de una puerta AND.

Sumadores comparadores y decodificadores página 10

Sumadores comparadores y decodificadores página 11

Sumadores comparadores y decodificadores página 12

Ejemplo: Se aplica la siguiente secuencia de datos a la entrada de un comparador de

Sumadores comparadores y decodificadores página 13

La función de un decodificador es detectar la presencia de una determinada combinación de bits en sus

El decodificador binario básico

La expresión booleana tiene el valor de

Sumadores comparadores y decodificadores página 14

La expresión booleana está dada por la expresión de donde

Diagrama en bloques y tabla de verdad.

Sumadores comparadores y decodificadores página 15

Expresiones booleanas Tabla de verdad resumida

Sumadores comparadores y decodificadores página 16

Circuito decodificador de dos entradas de datos, una entrada de habilitación en estado

Diagrama de bloque Tabla de verdad

Sumadores comparadores y decodificadores página 18

Ejemplo: La siguiente secuencia de bits se aplican a un decodificador de dos entradas de

Sumadores comparadores y decodificadores página 20

El diseño de decodificadores que acepten un mayor número de entradas y el número de salidas se

Diagrama en bloque tabla de verdad

Sumadores comparadores y decodificadores página 21

Un decodificador genera los 2n minitérminos de n variables de entrada. Como cualquier función

Tabla de verdad Expresión booleana

Sumadores comparadores y decodificadores página 22

Para la decodificación de todas las combinaciones de cuatro bits de entrada, se requiere 16

Sumadores comparadores y decodificadores página 23

Representación de las entradas binarias Diagrama en bloque

Sumadores comparadores y decodificadores página 24

El circuito integrado 74XX42 es un dispositivo comercial que efectúa esta función.

Sumadores comparadores y decodificadores página 25

Ejemplo: Se aplica los siguientes bits a los terminales de entrada de un

Sumadores comparadores y decodificadores página 26

Sumadores comparadores y decodificadores página 27

Lógica de decodificación de segmentos

Despliegue numérico de ánodo común

Sumadores comparadores y decodificadores página 28