Qdoc - Tips Sistemas-Digitales PDF

CARRERA PROFESIONAL DE ELECTRONICA
INDUSTRIAL
SISTEMAS DIGITALES
TEMA 10: CIRCUITOS ARITMETICOS

10.1
10.1.. INTR ODUCC IÓN
El público general piensa que los dispositivos digitales son máquinas de calcular
rápidas y precisas. La calculadora y computadora digital son probablemente la razón
de ello. Los circuitos aritméticos son comunes en muchos sistemas digitales y se verá
que con sencillos circuitos lógicos combinacionales (puertas lógicas conectadas) se
pueden realizar operaciones de: sumar, restar, multiplicar y dividir. Este capítulo cubre
la aritmética binaria y la forma en que se realiza con circuitos lógicos.
10.2.
.2. CÍRC ULOS
ULOS NUMÉ
NUMÉ R ICOS Y AR ITMÉTICA
ITMÉTICA B INAR IA
Para ilustrar el concepto de la aritmética con signo y el desbordamiento vamos a
tomar los números de 0 a 15 para doblarlos en un circulo numérico como el que se
muestra en la figura.
Figura 1. Números binarios con signo y sin signo
10.3.
.3. SUMADOR
SUMADOR E S B ÁS ICOS
Los sumadores son muy importantes no solamente en las computadoras, sino en
muchos tipos de sistemas digitales en los que se procesan datos numéricos.
Comprender el funcionamiento de un sumador básico es fundamental en el estudio de
1
DOCENTE: Ing. Marco Serrano Quispe SISTEMAS DIGITALES
los sistemas digitales. En esta sección se presentan el semisumador y el sumador
completo.
10.3
10.3.1.
.1. E L S E MI-S
MI-S UMA
UMA DOR
Recordemos las reglas básicas de la suma binaria expuestas en el Capítulo 2:
Todas estas operaciones se realizan mediante un circuito lógico denominado
semi-sumador.
Tabla 1. Tabla de un semi-sumador
Un semi-sumador admite dos dígitos binarios en sus entradas y genera dos dígitos
binarios en sus salidas: un bit de suma y un bit de acarreo.
Los semi-sumadores se representan mediante el símbolo lógico de la Figura
Figura 2. Diagrama de bloques de un semi-sumador
Lógica del semi-sumador. A partir del funcionamiento lógico de un semi-sumador,

expuesto en la Tabla 6.1, las expresiones correspondientes a la suma y al acarreo de
salida se pueden obtener como funciones de las entradas. Observe que la salida de
acarreo (C out
) es 1 sólo cuando A y B son 1; por tanto, C out
out out puede
puede expresarse como
una operación AND de las variables de entrada.
C out
out =
= AB
Observe ahora que la salida correspondiente a la suma ( ∑ ) es 1 sólo si las variables
A y B son distintas.
Por tanto, la suma puede expresarse como una operación OR-exclusiva de las
variables de entrada.
∑=A B
A partir de las Ecuaciones las ecuaciones anteriores, se puede desarrollar la
implementación lógica del funcionamiento de un semi-sumador. La salida de acarreo
se produce mediante una puerta AND, siendo A y B sus dos entradas, y la salida de la
suma se obtiene mediante una puerta OR-exclusiva, como muestra la Figura.
2
Tabla 1. Tabla de verdad de un semi-sumador
Recuerde que la operación OR-exclusiva se implementa con puertas AND, una puerta
OR e inversores.
Figura 3. Circuito lógico de un semi-sumador
10.3
10.3.2
.2.. E L S UMADOR
UMADOR COMPLE TO
El segundo tipo de sumador es el sumador completo.
Un sumador acepta dos bits de entrada y un acarreo de entrada, y genera una salida
de suma y un acarreo de salida.
La diferencia principal entre un sumador completo y un semi-sumador es que el
sumador completo acepta un acarreo de entrada. El símbolo lógico de un sumador
completo se muestra en la Figura, y la tabla de verdad mostrada en la Tabla 6.2
describe su funcionamiento.
Figura 4. Diagrama de bloques de un sumador-completo
El sumador completo tiene que sumar dos bits de entrada y un acarreo de entrada.
Del semi-sumador sabemos que la suma de los bits de entrada A y B es la operación
OR-exclusiva de esas dos variables, A  B. Para sumar el acarreo de entrada (C in
in ) a
los bits de entrada, hay que aplicar de nuevo la operación OR-exclusiva,
obteniéndose la siguiente ecuación para la salida de suma del sumador completo:
∑= (A  B)  C in
in
3
Tabla 2. Tabla de verdad un sumador-completo
Esto significa que para implementar la función del sumador completo se pueden
utilizar dos puertas OR exclusiva de 2 entradas. La primera tiene que generar el
término AB, y la segunda tiene como entradas la salida de la primera puerta XOR y
el acarreo de entrada, como se ilustra en la Figura.
Figura 5. Circuito lógico de un sumador-completo
Esta desventaja no la posee el circuito serie, este último solamente se debe acoplar
con bloques en cascada de acuerdo a la cantidad de bits de salida que se requieran.
4
Figura 6. Sumadores con acarreo anticipado
10.3
10.3.3.
.3. S UMA
UMA E N B CD
Muy similar a la suma convencional, solo requiere un ajuste cuando la suma excede
9. Ejemplo: Suma de 2 dígitos en BCD
 Sea X= x3x2x1x0y Y= y3y2y1y0números
y3y2y1y0números en BCD
 Sea Z= z3z2z1z0 los bits de suma deseados
 Si X + Y ≤ 9 la suma no sufre ninguna corrección
 Si X + Y ≥ 9, el resultado necesita ser representado por 2 palabras de 4 bits (2

dígitos BCD). Los bits que se obtienen de la suma son incorrectos
Dos posibles casos cuando: X+Y ≥ 9
a).- La suma no excede 15 (no carry out)
La suma de 4 bits da un resultado en módulo 16. La suma en decimal es módulo 10.

La corrección de un decimal de peso superior se obtiene al sumar 6 cuando el
resultado excede de 9.
b).- La suma excede de 15 (carry out)
5
La suma de 4 bits da un resultado en módulo 16. La suma en decimal es módulo 10.
La corrección de un decimal de peso superior se obtiene al sumar 6 cuando el
resultado excede de 9.
Primer aproximación de la implementación en Hardware
Figura 7. Diagrama de bloques de un sumador BCD
Más allá de una suma con un dígito:

• El Carry -Out
-Out de la suma de corrección entra como Carry-In de la suma de 4 bits del
dígito BCD siguiente.
6
Suma en BCD de dos dígitos: Arquitectura
Figura 8. Diagrama de bloques de un sumador BCD de dos dígitos
10.3
10.3.3.
.3.1.
1. OPTIMIZ
OPTIMIZA
A CIÓN D E L C IR CUITO
•Caso: cuando la suma + “0110” es requerida
Suma mayor a “1001”
 (10) 1010
 (11) 1011
 (12) 1100
 (13) 1101
 (14) 1110
 (15) 1111
•Carry -out
-out = 1 (suma mayor a 15)
Combinaciones de bits en común:
If Z3=1 and (Z2=1 orZ1=1)
Or carry-out= 1
Corrección = Carry-OutOR (Z3=1 AND (Z2=1 OR Z1=1)
7
Figura 9. Circuito lógico
lógico de un sumador
sumador BCD de un digito
Suma en BCD de dos dígitos
Figura 10. Circuito lógico

lógico de un sumador
sumador BCD de dos digitos
8
10.4
10.4.. CIR CUITO SUMADOR
SUMADOR PA R AL E LO MSI 7483
7483..
Existen circuitos integrados sumadores de la familia TTL que pueden sumar dos datos
binarios de cuatro bits cada uno en forma paralela; a su vez, cada chip puede ser
acoplado a través de los acarreos de entrada y salida para realizar expansión de los
bits del circuito sumador. Los circuitos 7483 y 74283 son equivalentes y realizan ésta
operación aritmética de cuatro bits. Los sumandos son: A 3 A2 A1 A0 , B3B2 B1B0 y el
acarreo de entrada C 0 que es el bit menos significativo; la salida del chip se obtiene en
S3S2 S1S0 además
además del bit más significativo de la suma llamado acarreo de salida C 4.
La figura 5.38 muestra el diagrama del circuito integrado sumador paralelo de cuatro
bits 7483; el resultado máximo de la suma se obtiene cuando todos los bits de las
entradas valen uno: A3 A2 A1 A0 =
= 1111; B3B2 B1B0 =
= 1111 y C 0
0 =
= 1. Este resultado es 31
en binario: C 4 = 1; S3S2 S1S0 =
= 1111.
Figura 11. Circuito sumador 7483
10.5
10.5.. CIR CUITO DE AC AR R E O ANTICIPA DO MS
MS I 741
741882.
La familia TTL también posee un chip con lógica de acarreo anticipado (CLA) para
dos sumandos de cuatro bits cada uno; este circuito es el 74182. Las entradas Gi y Pi
son equivalentes a Ki y Mi respectivamente explicados en el tema anterior, y los
acarreos: C n, C n+x
n+x , C n+y
n+y , C n+z
n+z también corresponden con C 0
0, C 1, C 2
2, C 3.
La figura 5.39 muestra el diagrama del circuito integrado CLA 74182, éste posee
salidas G y P que sirven para realizar
reali zar expansiones de 8, 16, 32 y más bits mediante el
acoplamiento de varios chips de este tipo.
Figura 12. Circuito sumador con acarreo anticipado
9
10.6
10.6.. APL ICA CIONE S DE LOS C IR CUITOS
CUITOS S UMADOR
UMADOR E S 748
7483 Y 741
74182.
Los circuitos integrados MSI 7483 y 74182 sirven para sumar datos binarios de cuatro
y más bits; también, agregando algunos dispositivos y compuertas digitales en el
circuito, se pueden obtener restadores, comparadores o convertidores de código
numérico. Con dos o más chips 7483 se hacen expansiones superiores a cuatro bits
en el tamaño de los datos a ser procesados, formando circuitos acoplados en
cascada. Las expansiones realizadas con el 74182 se implementan utilizando la
técnica de acarreo anticipado obteniendo menor tiempo de respuesta en el
procesamiento de los datos.
datos.
A continuación se muestran algunas
algunas de éstas aplicaciones con los integrados
integrados descritos
anteriormente.
10.6.1
.6.1.. CONVER TIDOR
TIDOR DE CÓDIGO C ON SUMADOR
SUMADOR E S MS I.
Una aplicación del 7483 es la conversión del código BCD natural en Exceso 3; se
implementa colocando los dos bit menos significativos de A en uno lógico. Esto
equivale a sumar tres en el dato BCD que entra por B. La figura 5.40 muestra este
circuito con entradas BCD igual a N 3N 2
2N
N N 0
1 0.
Figura 13. Circuito convertidor de código BCD a exceso 3 con un sumador
Figura 14. Circuito convertidor de binario a BCD
10
La salida del circuito de la figura 5.41 debe ser tomada desde C4 como bit más
significativo del código BCD y S3S2 S1S0 como los cuatro bits del grupo menos
significativo BCD. De este modo, la señal N es alta solo cuando X 3 y X 2
2 son
son uno lógico
ó cuando respectivamente X 3 y X 1, también lo son; las combinaciones diferentes a
éstas indican que la entrada está en el rango de 0 a 9 por lo que N es
es baja y por lo
tanto no se suma el factor de corrección seis al dato de entrada.
10.6
10.6.2
.2.. CIR CUITO S UMADOR
UMADOR Y R E S TADOR CON E L 7483
7483..
La figura 5.42 muestra un circuito restador de cuatro bits implementado mediante la
técnica de la suma del complemento a dos, visto en el Capitulo I. Mediante esta
operación se obtiene, a la salida del 7483, el resultado de la resta. El fundamento de
la implementación se basa en la fórmula: S =X -Y =X +  +1 . La expresión   +1 es
es el
complemento a dos de Y; que se logra con las compuertas inversoras, más el uno
lógico en la línea de acarreo de entrada C 0
0.
Figura 15. Restador de 4 bits con un 7483
El acarreo de salida C 4 y el dato de cuatro bits del resultado S 3S2 S1S0 pueden
presentar las siguientes
siguientes condiciones
condiciones mostradas
mostradas en la tabla 5.7:
5.7:
Tabla 3. Condiciones de entrada /salida del circuito restador.
La figura 16 muestra un circuito que complementa a dos el dato que entra por
Z 3Z 2
2Z
Z
1Z 0
0. Las cuatro compuertas OR-exclusivas invierten el dato Z 3Z 2
2Z
Z Z 0
1 0 cuando
cuando la
señal C tiene un nivel lógico alto; al mismo tiempo C0 recibe también un nivel alto lo
11
que determina que el resultado sea complemento a dos del dato de entrada. La otra
entrada del 7483 está cableada a cero por lo que solamente en el circuito de salida
queda el resultado del cambio de signo. La fórmula aplicada es la siguiente:
 +1 .
A-Z =0 - Z = -Z =  En la figura 5.44 se muestra un Sumador-Restador binario de
cuatro bits con corrector de resultado negativo en complemento a dos.
Figura 16. Circuito para obtener el complemento a dos de Z.
Figura 17. Sumador restador de cuatro bits

bit s con corrección de complemento a dos.
El Sw, se abre para que op tenga un nivel alto; cuando C 4, del primer sumador, tiene
un nivel bajo, Q se coloca en alto indicando que X<Y, por lo que el resultado, de la
12
resta del primer 7483 será negativo y estará complementado a dos. El segundo chip
7483 se encarga de complementar de nuevo el dato con lo cual es transformado en
binario normal. Expansión de sumadores con el 7483 y 74182.
Las operaciones aritméticas de cuatro bits no satisfacen las necesidades de los
sistemas de desarrollo, sistemas de cómputo, etc. Se necesitan resultados más
amplios en número de bits 8, 16, 32 y hasta 64 son requeridos por los sistemas y
computadoras actuales. De esta forma, se hace necesario la expansión de bits en los
circuitos realizados con chips sumadores; sin sacrificar la velocidad de transferencia
de información entre los distintos dispositivos y circuitos integrados.
La figura 5.45 muestra un circuito sumador de 12 bits con tres 7483 acoplados en
cascada; donde el acarreo de salida C 4 de un chip se une con el acarreo de entrada
C 0
0 del siguiente. La salida posee 12 bits (Z 11 11. . . . .Z 0 0 )
más el acarreo C 12
12 . Las
entradas del sumador son: (M 11 11. . . . . M 0 11. . . . . N 0

0 ) y (N 11 0 ) respectivamente.
respectivamente.
Figura 18. Sumador de 12 bits

bit s con tres 7483 acoplados en cascada.
13
Figura 19. Sumador de 16 bits
bit s con dos niveles CLA utilizando
utili zando cinco 74182 y
compuertas.
La figura 19 muestra una expansión de 16 bits, con la técnica de acarreo anticipado
utilizando para ello cinco chips 74182, compuertas AND y OR-exclusivas.
14
El circuito tiene dos niveles de lógica en el CLA, sin embargo, no posee acarreo de
salida C 16
16 ; éste último puede obtenerse colocando otro nivel CLA con un circuito
integrado 74182. La ventaja de este circuito es la velocidad con que se ejecutan las
operaciones aritméticas.
10.7
10.7.. CIR CUITOS
CUITOS INTE G R ADOS TIPO ALU
Existen varios circuitos integrados a los que se les conoce como unidades aritmético/
lógicas (ALUs), aun cuando no tienen todas las herramientas de una unidad
aritmética/ lógica de computadora. Estos chips ALU son capaces de realizar varias
operaciones aritméticas y lógicas con entradas de datos binarios. La operación
especifica que debe realizar un CI tipo ALU se determina con base en un código
binario especifico que se aplica en sus entradas de selección de función. Algunos de
los CIs tipo ALU son bastante complejos y se requeriría una gran cantidad de tiempo y
espacio para explicar e ilustrar su operación. En esta sección utilizaremos un chip tipo
ALU relativamente simple pero útil, para demostrar los conceptos básicos detrás de
todos los chips tipo ALU. Las ideas que presentamos aquí podrán extenderse
después a los dispositivos más complejos.
10.7.1.
10.7.1. E l chip ALU
A LU 74LS 382/
382/HC 382
La figura 6-15(a) muestra el símbolo de bloque para una ALU que esta disponible
como un 74LS382 (TTL) y como un 74HC382 (CMOS). Este CI de 20 terminales
opera sobre dos números de entrada de cuatro bits (A3 A2 A1 A0 y B3B2 B1B0 ) para
producir un resultado de salida de cuatro bits (F 3F 2 2F
F
1F 0
0 ).
Esta ALU puede realizar
ocho operaciones distintas. En cualquier momento, la operación que se vaya a

realizar dependerá del código de entrada que se aplique a las entradas de selección
de función S2 S1S0 . La tabla en la figura 6-15(b) muestra las ocho operaciones
disponibles.
Enseguida describiremos cada una de estas operaciones.
 OPER ACIÓN
ACIÓN BORR AR Cuando S2 S1S0 = = 000, la ALU borrará todos los bits de
la salida F, de manera que F 3F 2
2F
F F 0
1 0 =
= 0000.
 OPER ACIÓN DE S UMA Cuando S2 S1S0 = = 011, la ALU sumara A3 A2 A1 A0 y
B3B2 B1B0 para producir su suma en F3F2F1F0. Para esta operación, CN es el
acarreo hacia la posición del LSB y debe hacerse 0. C N+4 N+4 es la salida de
acarreo que proviene de la posición del MSB. OVR es la salida indicadora de

desbordamiento; detecta un desbordamiento cuando se utilizan números con
signo. OVR será 1 cuando una operación de suma o de resta produzca un
resultado demasiado grande como para caber en cuatro bits (incluyendo el bit
de signo).
 OPER ACIONES
ACIONES DE RE STA Cuando S2 S1S0 = = 001, la ALU restara el numero
en la entrada A del numero en la entrada B. Cuando S 2 S1S0 = 010, la ALU
restara B de A. En cualquier caso, la diferencia aparecerá en F 3F 2 2F
F F 0
1 0.
Observe que las operaciones de resta requieren que la entrada CN sea 1.
15
Figura 20. (a) Símbolo de bloque para el chip ALU 74LS382/HC382; (b) tabla de
funciones que muestra como las entradas de selección (S) determinan la operación
que se va a realizar sobre las entradas A y B.
 OPER AC IÓN XO
XORR Cuando S2 S1S0 =
= 100, la ALU realizara una operación XOR
bit por bit sobre las entradas A y B. Esto se ilustra a continuación para
A3 A2 A1 A0 =
= 0110 y B3B2 B1B0 =1100.
=1100.
A3  B3 = 0  1 = 1 = F 3

A2  B2 = 1  1 = 0 = F 2
2
A1  B1 = 1  0 = 1 = F 1
A0  B0 = 0  0 = 0 = F 0
0
El resultado es F 3F 2
2F
F F 0
1 0 =1010.
=1010.
 OPER ACIÓN OR OR Cuando S2 S1S0 = = 101, la ALU realizara una operacion OR bit
por bit sobre las entradas A y B. Por ejemplo, para A3 A2 A1 A0 = 0110 y
B3B2 B1B0 =
= 1100 la ALU generara un resultado de F 3F 2 2F
F
1F 0
0 = = 1110.
 OPER ACIÓN AND AND Cuando S2 S1S0 = = 110, la ALU realizara una operación AND
bit por bit sobre las entradas A y B. Por ejemplo, para A3 A2 A1 A0 = 0110 y
B3B2 B1B0 =1100
=1100 la ALU generara un resultado de F 3F 2 2F
F F 0
1 0 =
= 1100.
 OPER ACION
ACION ES PRES ET Cuando Cuando S2 S1S0 = = 111, la ALU establecerá todos los
bits de la salida, de manera que F 3F 2 2F
F F 0
1 0 =
= 1111.
10.8
10.8.. MULTIPLIC
MULTIPLIC AD OR
Existenvariosmétodosbásicosparaelcálculodelamultiplicacióndedos
Existenvariosmétodosbásicosparaelcálculo delamultiplicacióndedosnúmeros(A,B)deNb
números(A,B)deNb
its:
2 ∗
 Almacenamiento de los 2 resultadosposiblesenunamemoria
resultadosposiblesenunamemoria ROM y utilizarlos
2*N bits para el direccionamiento.
16
 Calcularlos2 funcioneslógicasyrealizarlasumacorrespondiente. En base a la
codificación anterior optimizar teniendo en cuenta una relación de dependencia
entre los números A y B y el resultado M.
La multiplicación consiste en una serie de operaciones AND entre los distintos bits y
una serie de sumas.

 Se requieren de 2 compuertas AND.
 Se requiere de N sumadores de N bits

 Problema: Extensión del signo.
 Problema: Tratamiento del signo del operando B.
Codificación de productos parciales.
Descripción de la multiplicación sin signo en dos bloques:
17
Figura 21. Diagrama de bloques de un multiplicador binario de 4 bits
10.9.
.9. CIR CUITOS
CUITOS DIGITALE S C OM
OMPA
PA R ADOR E S .
El comparador digital es un circuito combinacional que compara dos datos A y B de n
bits cada uno y genera tres resultados en la salida: F A A  B y F A  B . La figura 5.47
A  B F A
,
y 5.48 muestran un comparador de dos bits realizado con compuertas digitales, la

tabla de la verdad y la simplificación mediante mapas de Karnaught. El bloque
comparador debe entregar combinaciones distintas para indicar el resultado de la
comparación; por ejemplo, las condiciones del comparador de dos bits en la salida
son:
Tabla 4. Resultado de las salidas del comparador genérico.
18
Figura 22. Tabla de la verdad y mapas K para diseñar el circuito comparador.
Con la tabla de la verdad se generan las siguientes funciones:
Realizando las simplificaciones respectivas, con los grupos formados, en los tres
mapas de Karnaugh las funciones quedan reducidas así:
19
Figura 23. Comparador de dos bits
bit s realizado con compuertas.
10.9
10.9.1
.1.. CIR CUITO INTEG
INTEG R ADO C OM
OMPA
PA R ADOR 748
7485.
Es un chip que compara dos datos de cuatro bits cada uno y genera a la salida una
combinación binaria de tres líneas. Los datos de entrada A3 A2 A1 A0 y B3B2 B1B0 se
comparan y activan alguna de las líneas de salida f A >B , f
A>B A =B o f
A=B A <B ; además de esto
A<B
posee tres líneas de entrada I
A >B , I
A>B A =B e I
A=B A <B que sirven para realizar expansiones,
A<B
utilizando dos o más chips 7485. La figura 5.49 muestra el diagrama del circuito
integrado comparador 7485 y la tabla resumida de funcionamiento del mismo.
Figura 24. Tabla de funcionamiento y esquema del chip 7485.
20
Las entradas I A >B , I
A>B A =B e I
A=B A <B son menos significativas que las entradas A y B del chip;
A<B
por lo
l o cual se deben realizar expansiones en cascada tomando los bits acoplados en
estas líneas como menos significativos. La figura 5.50 muestra una expansión en
cascada realizada con este circuito integrado para formar un comparador de ocho bits
con entradas que van desde X 0 0 hasta
hasta X 7
7 y
y Y 0
0 hasta
hasta Y 7
7.
Figura 25. Comparador de 8 bits realizado con dos 7485 en cascada.
10.9.2
.9.2.. AP LICAC IONE
IONE S DE LOS CIR CUITOS
CUITOS COMPAR
COMPAR ADOR E S .
Los sistemas de computación y procesamiento de datos toman decisiones de
bifurcación, saltos y bucles cuando comparan dos o más datos. Las unidades de
control también utilizan los circuitos comparadores como acción fundamental en las
instrucciones de microprogramas de hardware. Las aplicaciones de este circuito son
muy diversas y pueden ir desde una simple comparación de dos datos de cuatro bits
hasta circuitos complejos de controladores digitales discretos. La figura 5.51 muestra
una expansión realizada con tres 7485 para implementar un comparador paralelo de
doce bits.
Figura 26. Comparador paralelo de doce bits.
21
Un circuito que se puede implementar con el 7485 es un comparador que simula el
juego aleatorio con 16 valores numéricos posibles por participante, el diseño debe
mostrar el valor de quién gana o pierde. La figura 27 muestra la solución de este
problema.
Figura 27. Circuito que muestra el ganador en una jugada con 16 valores por jugador.
22
El circuito multiplexor 74157 selecciona cual de los dos jugadores tiene el valor mayor
ó menor; esto depende de la posición de S w . S i j=0
j =0 entonces el valor que se muestra
en el display es el menor de los dos; por el contrario, si j=1 se verá en él siete
segmentos el resultado mayor. Los valores que pueden colocar los jugadores van
desde cero hasta quince; sin embargo, para visualizar esto el led rojo se enciende.
Por otra parte, el led del punto decimal enciende cuando las jugadas son iguales.
Cada jugada puede ser simulada por dos contadores binarios independientes con
start / stop cada uno.
La figura 28 muestra un comparador de cuatro bits implementado con el sumador
7483, configurado como restador, y la mitad del decodificador 74139. Las compuertas
OR colocadas a la salida del sumador permiten detectar la igualdad entre M y N
colocando en nivel alto la entrada B del 74139; ésto permite diferenciar la condición
de mayor o igual cuando C 4 vale uno lógico.
Figura 28. Comparador de 4 bits realizado con 7483, 74139 y compuertas.
10.10
.10. CIRCUITO
CIRCUITOSS G ENE RA DOR
DOR ES Y DE TECTOR
TECTOR ES DE PA R IDAD.
En los sistemas de transmisión y recepción de datos digitales es necesario comprobar
errores en la información enviada. Esto se realiza chequeando los bits que forman el
dato de manera tal que el receptor pueda detectar y/o corregir si hubo cambio en uno
o más bits. Los métodos para lograrlo son diversos; no obstante, en este tema se van
ha considerar dos: el método de generación - chequeo de paridad par e impar de un
bit y el método de corrección – – detección Hamming de uno y dos bits
respectivamente. En el capítulo I se explica el fundamento teórico necesario para este
tema por lo que se comenzará directamente con el diseño de los circuitos y
descripción de chips.
10.10
.10.1.
.1. M
MÉÉ TODO
TODO DE G E NER AC IÓN Y CHEQUEO DE PAR IDAD DE UN BIT.
Este método consiste en generar un bit con paridad par o impar en el dato transmitido
y luego, en el receptor, chequear que la suma de los bits, que forman el dato, esté de
23
acuerdo con la paridad prefijada por el transmisor y receptor. La figura 29 muestra un
circuito de generación y chequeo de tres bits realizado con compuertas según la
siguiente tabla de la verdad:
Tabla 5. Tabla de la verdad de un generador de paridad de tres bits.
Figura 29. Generador

– chequeador
– chequeador de paridad de tres bits con compuertas.
Las compuertas OR-Exclusivas resuelven el problema de los mapas K cíclico y por lo

tanto se obtiene, un circuito digital reducido; el circuito se expande en número de bits
acoplando más compuertas exclusivas. La señal C , en cero lógico, permite generar
24
paridad par y, paridad impar con C igual
igual a uno lógico. Este mismo circuito es utilizado
como receptor para chequear la paridad de un dato; es necesario acoplar dos
circuitos de éstos para tener un sistema completo de generación y chequeo de
paridad par o impar. La figura 5.55 muestra un sistema generador y chequeador de
paridad de tres bits realizado con compuertas digitales, el tipo de paridad par e impar
puede ser seleccionada cerrando o abriendo S w1 y S w2, tanto en el generador como
en el detector. En el circuito detector se ha agregado una compuerta OR-Exclusiva
para seleccionar el tipo de paridad; además de esto la figura también presenta el
diagrama en bloques del sistema de generación y detección de paridad de tres bits.
Figura 30. Diagrama en bloques y compuertas del generador y detector de paridad de

tres bits.
25
10.1
10.10.
0.2.
2. G E NER ADOR Y D E TEC TOR DE PA R IDAD 7418
741800 Y 742
74280
80..
Es un circuito integrado generador y detector de paridad par e impar con ocho bits de
entrada (A, B, C, D, E, F, G, H); dos entradas que sirven para configurar el tipo de
paridad ( Ieven, I odd) y dos líneas de salida (
salida ( even, odd). Sirve para transmitir un byte de
información más el bit de paridad; donde, el valor par (even) e impar (odd) está
determinada por la tabla de funcionamiento del chip, dado en la figura 5.56.
Figura 31. Descripción del chip generador y detector de paridad de 9 bits 74180.
El circuito integrado 74280 funciona en forma equivalente al 74180; sin embargo,

posee nueve entradas (A, B, C, D, E, F, G, H, I) donde una de ellas (por lo general la
entrada I) es llevada a tierra cuando se utiliza como generador de paridad. Por otra
parte, Cuando el circuito es utilizado como detector de paridad deben entrar en él las
nueve líneas que vienen del transmisor y por ende, conectar la salida par (Fp) o impar
(Fi) a la entrada I del receptor o circuito detector. Estos dos circuitos integrados
generan uno lógico en la línea de salida par (F
(Fp=even) cuando la suma de los bits con
nivel uno en las entradas (A, B, C, D, E, F, G, H, I) es par, lo que trae como
consecuencia una sumatoria total impar en el dato que se forma con los ocho bits de
entrada más el bit de paridad generado en la salida par F F p. Lo mismo sucede cuando
se configura para generar paridad impar; la suma total de los nueve bits da un
resultado par. La figura 5.57 muestra el diagrama y la tabla de funcionamiento de este
circuito integrado.
Figura 32. Generador y detector de paridad de 9 bits 74280.
26
10.1
10.10.
0.3.
3. AP LICA CIONE S DE LOS CIR CUITOS
CUITOS INTEG R ADOS 74180
180 Y 7428
74280.
0.
Estos chips tienen aplicaciones específicas en la generación y detección de errores
de paridad con distancia uno; también pueden ser acoplados en cascada para
aumentar el tamaño de la palabra. Tienen aplicaciones en los Sistemas de
transferencia de información a través de buses de computadoras, Control de
transmisiones de datos digitales de un lugar remoto, y muchas otras aplicaciones. El
chip 74280 fue diseñado para reemplazar exactamente a su antecesor 74180; cae
perfectamente en la misma base con la diferencia del pin tres que no debe ser
conectado en el chasis (Nc: no conection). A continuación se muestran algunas
aplicaciones y expansiones realizadas con estos circuitos integrados.
Figura 33. Detector de paridad con 10 circuitos 74280.
El circuito de la figura 33 es un generador o detector de paridad realizado con diez

chips 74280; esto da como resultado una expansión paralela del dato transmitido o
recibido hasta 81 bits y, adicionalmente se debe agregar el bit de paridad para que el
27
circuito completo llegue hasta 82 bits. La figura 34 muestra otra expansión en cascad
cascada
a
hecha con tres circuitos integrados 74280 y su equivalente realizado con el chip
74180.
Figura 34. Generador detector de paridad de 24 bits con los chips 74280 y 74180.
Figura 35. Circuito que chequea errores de transmisión de un bit en el código ASCII.
Si el número de bits en nivel lógico uno del sistema de generación y chequeo de la

figura 35 es impar el led D1 enciende indicando que hubo error de un bit en la
28
transmisión del código ASCII. No obstante, el cambio de dos bits en las líneas de
transferencia (Vía de comunicación) no afecta al detector de paridad el cual no
indicará error de paridad. Este circuito también puede ser configurado para que
indique error si el número de bits en uno es par. De la misma forma se puede hacer
un diseño equivalente utilizando los circuitos integrados 74180.
10.10
.10.4.
.4. CIRCUITOS
CIRCUITOS DE TECTORE S Y CORR EC TOR
TOR ES HAMM
HAMMING.
Para diseñar un circuito detector y corrector Hamming de siete bits se necesitan tres
circuitos generadores de paridad; cada uno de ellos con tres bits de dato más un bit
de paridad. Por otra parte, el receptor debe tener tres detectores de paridad de cuatro
bits cada uno, los cuales generan la posición del error en la palabra código y por
ende, al cambiar un bit en la transmisión, se podrá hacer la transformación de este bit
por su valor original. La figura 5.61 muestra un circuito que permite realizar la
generación y corrección de error en código Hamming de siete bits con paridad par.
Para transmitir cuatro bits de información (D3D2 D1D0 ) se necesitan tres bits para la
generación y detección de paridad (C 2 2C
C C 0
1 0 ); de esta forma, la información completa
del código queda codificada en siete bits (I 7 7I

I 6
I
6 I 5
I
5 I 4I 3I 2
2I
I 1 ). Si por algún evento no deseado
cambia un bit del código Hamming; por ejemplo, perturbaciones en la vía de
comunicación. El circuito detector conjuntamente con el decodificador 74138 ubican la
posición del bit con error y mediante las compuertas NOR-Exclusivas cambian el nivel
lógico y por lo tanto corrigen el valor de ese bit. El código detector de error Hamming
coloca en el decodificador la posición del error (e2 e1e0 ) de acuerdo a las señales de
paridad detectadas por los tres bloques Dp; cuando éstas señales digitales están en
cero (e2 e1e0 =000)
=000) indican la única forma de no tener error en el sistema de
comunicación. En la tabla 6 se describen las siete combinaciones de errores, desde I 1
hasta I 7
7, con su correspondiente posición y los tres cuartetos para generar el código
Hamming de siete bits.
Figura 36. Circuito detector y corrector Hamming de siete bits.
29
Tabla 6. Posiciones del error de paridad Hamming 7 bits y generación del código.
EJ ER CICIOS
CICIOS PROPUES
PROPUES TOS
TOS
EJ ER CICIO 1.- Diseñe con el 7483 un sumador de dos datos BCD de cuatro bits cada
uno; el resultado debe estar expresado en BCD natural.
EJERCICIO 2.- Diseñe con el 7483 un comparador de dos datos binario A y B de

cuatro bits cada uno; la salida debe tener tres indicaciones A>B, A=B y A<B.
EJERCICIO 3.- Diseñe con el 7483 un sumador restador de dos datos de ocho bits
cada dato; la salida debe tener el resultado en binario normal e indicar el signo menos
con el encendido de un led.
EJ ER CICIO 4.- Realizar el esquema de un circuito sumador CLA utilizando el 74182.

El circuito debe sumar datos de 32 bits.
EJ ER CICIO 5.- Diseñe con el 7483 un sumador que muestre en displays 7 segmentos

el resultado de la operación en decimal.
EJERCICIO 6.- Implementar un convertidor de código que convierta datos de cuatro

bits en AIKEN a binario normal.
EJERCICIO 7.- Implementar un comparador de dos bits por dato X1X0 e Y1Y0 con
tres entradas (
entradas (IX>Y, IX=Y, IX<Y) para expansión.
EJ ER CICIO 8.- Diseñar con el circuito integrado 7485 un sistema digital que compare
tres datos de cuatro bits cada uno.
EJ ER CICIO 9.- Diseñar un circuito que muestre el resultado de dos jugadores cuando

lanzan los dados aleatoriamente.
EJERCICIO 10.- Implementar comparadores serie y paralelo de dos datos con la

siguiente cantidad de bits por dato: cinco, seis, diez y veinticuatro.
EJ ER CICIO 11
11.- Implementar un circuito que compare tres datos (A, B, C) de cuatro
bits cada uno. El circuito debe indicar con diodos leds el dato mayor y por otra parte,
señalizar el momento cuando los tres valores son iguales (A=B=C).
30
EJ ER CICIO 12
12.- Realizar un circuito que
que compare dos datos
datos de cinco bits cada
cada uno.
El diseño se debe realizar con un solo chip 7485.
EJ ER CICIO 13
13.- Implementar con circuitos
circuitos integrados 7483, chips combinacionales y
compuertas el montaje de un comparador de dos datos de ocho bits cada uno. El
circuito debe tener tres salidas (F
salidas (F A>B, F A=B, F A<B) sin entradas de expansión.
EJ ER CICIO
CICIO 14
14.- Implementar un juego de dados de tres jugadores donde sese pueda
visualizar al ganador y el valor numérico de la jugada en displays. El valor mayor
gana, de modo que, el circuito debe señalar quién ganó e indicar con que cantidad
numérica lo hizo.
No obstante, en caso de que el valor mayor sea doble empate se debe repetir la
jugada e igual para el caso de que haya triple empate. Las entradas de los tres
jugadores pueden ser
ser colocadas con DIP-SW o contadores
contadores binarios independientes
independientes..
EJ ER CICIO
CICIO 15
15.- Realizar el diseño de un
un comparador de 9 bits con
con dos chips 7485.
EJ ER CICIO
CICIO 16
16.- Diseñar e implementar un comparador de dos datos de
de tres bits
cada dato utilizando decodificadores y compuertas digitales.
EJ ER CICIO
CICIO 17
17 .-
.- Diseñe un restador
restador de seis bits; el resultado debe estar en binario
normal y con señalización de signo negativo.
31
EJ ER CICIO
CICIO 18
18.- Diseñar e implementar
implementar un sumador
sumador - restador con el chip 7483 y
compuertas digitales que visualice con diodos leds, en la salida, el resultado de la
operación. El circuito debe tener un Sw que conmute la operación aritmética del
siguiente modo: (Suma --> Sw=0) y (Resta --> Sw=1).
EJ ER CICIO
CICIO 19
19.- Realizar un circuito
circuito que transforme un valor binario de cinco bits de
entrada en un código normal BCD. El valor equivalente
e quivalente debe ser mostrado en displays
siete segmentos y debe ser visualizado hasta el número “19”. Utilizar para esto un
chip 7483 o 74283 más las compuertas necesarias.
EJ ER CICIO
CICIO 20
20.- Implementar con el 7483 un
un circuito que pueda
pueda complementar a dos
un dato entrante de ocho bits.
EJERCICIO 21.- Diseñar e implementar con 7483 o 74283 un circuito digital que
permita convertir un código entrante
entrante BCD de cinco bits en código
código binario normal.
EJ ER CICIO
CICIO 22
22.-Implementar un sumador
sumador / restador de 4 bits con indicador de signo,
signo,
que pueda detectar y señalizar cuando exista “overflow” en la operación.
EJ ER CICIO
CICIO 23
23.- Diseñe dos generadores
generadores de paridad de nueve bits:
bits: uno par y el otro
impar; haga el diagrama con un solo chip 74180.
EJERCICIO 24.- Diseñe un circuito

circuito sencillo
sencillo que permita
permita detectar
detectar errores de
transmisión con el código bi-quinario de siete bits.
EJ ER CICIO
CICIO 25
25.- Modificar el circuito de la figura 5.61
5.61 para que muestre en displays
displays
el valor numérico de la posición del bit con error.
EJ ER CICIO
CICIO 26
26.- Diseñe un generador de paridad impar de 32 bits con el circuito
circuito
integrado 74280.
EJ ER CICIO
CICIO 27
27 .-
.- Diseñe el mismo
mismo generador de paridad paralelo de 64 bits con
con el
74180 y con el 74280.
EJERCICIO 28.- Utilizando un

un diseño del método
método de detección y corrección del
código Hamming de ocho bits realizar un circuito que permita detectar y corregir, en el
receptor, errores de transmisión. El dato a transmitir es de cuatro bits; el circuito debe
detectar errores de cambio en dos bits y corregir cuando cambie un solo bit.
EJ ER CICIO
CICIO 29
29.- Realizar con compuertas digitales el montaje
montaje de unun generador y
chequeador de paridad de medio byte. El circuito debe indicar con un led el momento
cuando haya errores de transmisión de un bit.
EJ ER CICIO
CICIO 30
30.- Diseñar e implementar un sistema de generación y detección de
paridad que permita enviar datos de un byte en forma serial, transferirlos al receptor
en forma serial. Una vez allí, convertirlos en paralelo y por último detectar los posibles
errores que se puedan presentar durante la transmisión.
32
EJ ER CICIO
CICIO 31
31.-Implementar un detector
detector de errores de paridad par
par o impar de un bit
donde se puedan recibir palabras con un tamaño de dos bytes, más el bit de paridad.
EJERCICIO 32.- Implementar un circuito

circuito generador
generador y detector de paridad que
que
permita chequear errores cuando se transmiten desde un punto a otro un caracter en
código ASCII. El sistema debe tener un circuito que permita generar manualmente los
errores de transmisión.
EJ ER CICIO
CICIO 33
33.- Realizar un circuito
circuito que permita detectar y corregir, en el receptor,
errores de transmisión. El dato a transmitir es de cuatro bits; el circuito debe detectar
errores de cambio en dos bits y corregir cuando cambie un solo bit. Se recomienda un
diseño donde se pueda aplicar el método de detección y corrección Hamming de siete
bits.
EJERCICIO 34.- Se desea diseñar e instalar un sistema que pueda detectar y

señalizar el momento cuando cinco líneas telefónicas, sean utilizadas por el personal
de una empresa. Las líneas L1 y L2 son utilizadas por el presidente de la empresa, y
por ende, no deben generar señal de alarma; sin embargo, debe encender un
indicador cuando las dos están ocupadas simultáneamente. L3, L4 y L5 generan
alarma cuando dos o más están ocupadas al mismo tiempo; por otra parte, el
indicador de ocupado
ocupado debe encender cuando
cuando alguna de las tres líneas
líneas está ocupada.
ocupada.
Las líneas telefónicas tienen un dispositivo acoplado que genera 0 Volt, en ocupado y
5 Volt cuando no está en uso.
Diseñe el circuito digital de compuertas que pueda indicar la señal de alarma y la
señal de línea telefónica ocupada.
EJERCICIO 35.- Diseñe un señalizador de juego con compuertas digitales

comerciales. El circuito debe indicar con un led de color verde si el jugador gana, rojo
en caso de que pierda, amarillo si repite la jugada. El juego consiste en un acumulado
que se incrementa o disminuye, según sea el valor dado por un contador aleatorio que
33
debe pulsarse para realizar la jugada. En la tabla se indican los porcentajes ganados
o perdidos. Sin embargo, no deben ser representados en la salida del circuito digital.
Las combinaciones que no están contempladas en la tabla, las salidas de las

funciones, deben ser colocadas a cero.
EJERCICIO 36.- Caja de seguridad. En una empresa se instala un sistema de

seguridad en una caja fuerte. Para evitar accesos individuales, se plantean las
siguientes características:
 Sólo tendrán acceso a la caja fuerte el director (DIRE) y los dos subdirectores
(SUBDIRE_A y SUBDIRE_B). Deberán acceder simultáneamente para poder
abrirla.
 El DIRE introducirá una clave binaria de 5 bits.
 El SUBDIRE_A introducirá una clave binaria de 3 bits y el SUBDIRE_B
introducirá una clave binaria de 2 bits.
 El sistema deberá multiplicar las claves de los dos subdirectores y verificar que
el resultado coincide con la clave del director. En el caso de que haya
coincidencia se abrirá la caja fuerte; en cualquier otro caso sonará una alarma.
Dado el esquema y condiciones anteriores, se pide:

1) Identifique entradas y salidas
salidas del sistema lógico combinacional
combinacional del SISTEMA.
Establezca la codificación binaria de las salidas.
2) Plantee analíticamente
analíticamente el producto de 3 x 2 bits: A2A1A0
A2A1A0 x B1B0.
3) A partir del resultado anterior, y usando SUMADORES UNIVERSALES y el
mínimo número de puertas necesario, implemente el sub-sistema que realiza el
producto de los códigos de los dos subdirectores. Realice la implementación
34
con el máximo rigor: especifique entradas, salidas y cómo están unidos los
bloques entre sí.
4) Complete la implementación del SISTEMA, a partir del diseño anterior,
considerando el código aportado por el DIRE. Conéctelo con las salidas.
5) Dados los siguientes códigos, se abriría la puerta,
puerta, sonaría la alarma o ambas
cosas? Justifique su respuesta.
SUBDIRE_A → 110
SUBDIRE_B → 11
DIRE → 10110
EJ ER CICIO
CICIO 37
37 .-
.- Tres personas codifican
codifican en dos bits un numero de 0 a 3. Diseñar el
circuito que active uno de los cuatro diodos LED siguientes: L3, L2, L2S y L1 (los
diodos LED se activan con un nivel alto).
 L3 se activara si los tres números marcados son idénticos.
 L2 se activara si al menos dos números son iguales.
 L2S se activara si solo dos números son iguales.
 L1 se activara en el resto de los casos.
Explicar razonadamente el procedimiento de diseño seguido.
Nota: Utilizar el menor número de componentes posibles, usando comparadores de
igualdad y puertas lógicas básicas.
EJ ER CICIO
CICIO 38
38.- Para entrar en un recinto
recinto hay que pasar dos puertas P1 y P2.
P2. Para
entrar por P1 hay que introducir una clave compuesta por un digito BCD mayor o igual
que 6, y para pasar por la puerta P2 hay que introducir una clave compuesta por un
numero que este entre tres unidades por arriba o por debajo de la mitad del número
correspondiente a la clave introducida en la puerta P1. Por ejemplo, si la clave
corresponde al número 8, se entra por P1 y se debe introducir una clave entre 1 (4-3)
y 7 (4+3) para entrar por P2. Diseñar el circuito lógico correspondiente utilizando
comparadores, sumadores y puertas AND y OR.
35

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CARRERA PROFESIONAL DE ELECTRONICA

TEMA 10: CIRCUITOS ARITMETICOS

Figura 1. Números binarios con signo y sin signo

Tabla 1. Tabla de un semi-sumador

Figura 2. Diagrama de bloques de un semi-sumador

Lógica del semi-sumador. A partir del funcionamiento lógico de un semi-sumador,

Figura 3. Circuito lógico de un semi-sumador

Figura 4. Diagrama de bloques de un sumador-completo

Figura 5. Circuito lógico de un sumador-completo

 Si X + Y ≥ 9, el resultado necesita ser representado por 2 palabras de 4 bits (2

La suma de 4 bits da un resultado en módulo 16. La suma en decimal es módulo 10.

b).- La suma excede de 15 (carry out)

Figura 7. Diagrama de bloques de un sumador BCD

Más allá de una suma con un dígito:

Figura 8. Diagrama de bloques de un sumador BCD de dos dígitos

Suma en BCD de dos dígitos

Figura 10. Circuito lógico

Figura 11. Circuito sumador 7483

Figura 12. Circuito sumador con acarreo anticipado

Figura 13. Circuito convertidor de código BCD a exceso 3 con un sumador

Figura 14. Circuito convertidor de binario a BCD

Figura 15. Restador de 4 bits con un 7483

Tabla 3. Condiciones de entrada /salida del circuito restador.

Figura 16. Circuito para obtener el complemento a dos de Z.

Figura 17. Sumador restador de cuatro bits

entradas del sumador son: (M 11 11. . . . . M 0 11. . . . . N 0

Figura 18. Sumador de 12 bits

ocho operaciones distintas. En cualquier momento, la operación que se vaya a

acarreo que proviene de la posición del MSB. OVR es la salida indicadora de

Observe que las operaciones de resta requieren que la entrada CN sea 1.

A3  B3 = 0  1 = 1 = F 3

 Se requiere de N sumadores de N bits

Codificación de productos parciales.

Descripción de la multiplicación sin signo en dos bloques:

y 5.48 muestran un comparador de dos bits realizado con compuertas digitales, la

Tabla 4. Resultado de las salidas del comparador genérico.

Con la tabla de la verdad se generan las siguientes funciones:

Figura 24. Tabla de funcionamiento y esquema del chip 7485.

Figura 25. Comparador de 8 bits realizado con dos 7485 en cascada.

Figura 26. Comparador paralelo de doce bits.

Figura 28. Comparador de 4 bits realizado con 7483, 74139 y compuertas.

Tabla 5. Tabla de la verdad de un generador de paridad de tres bits.

Figura 29. Generador

Las compuertas OR-Exclusivas resuelven el problema de los mapas K cíclico y por lo

Figura 30. Diagrama en bloques y compuertas del generador y detector de paridad de

El circuito integrado 74280 funciona en forma equivalente al 74180; sin embargo,

Figura 32. Generador y detector de paridad de 9 bits 74280.

Figura 33. Detector de paridad con 10 circuitos 74280.

El circuito de la figura 33 es un generador o detector de paridad realizado con diez

Si el número de bits en nivel lógico uno del sistema de generación y chequeo de la

del código queda codificada en siete bits (I 7 7I

Hamming de siete bits.

Figura 36. Circuito detector y corrector Hamming de siete bits.

EJERCICIO 2.- Diseñe con el 7483 un comparador de dos datos binario A y B de

EJ ER CICIO 4.- Realizar el esquema de un circuito sumador CLA utilizando el 74182.

EJ ER CICIO 5.- Diseñe con el 7483 un sumador que muestre en displays 7 segmentos

EJERCICIO 6.- Implementar un convertidor de código que convierta datos de cuatro

EJ ER CICIO 9.- Diseñar un circuito que muestre el resultado de dos jugadores cuando

EJERCICIO 10.- Implementar comparadores serie y paralelo de dos datos con la

EJERCICIO 24.- Diseñe un circuito

EJERCICIO 28.- Utilizando un

EJERCICIO 32.- Implementar un circuito

EJERCICIO 34.- Se desea diseñar e instalar un sistema que pueda detectar y