Memoria flash W25Q64FV de 64Mb con SPI y QPI doble/cuádruple

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W25Q64FV
3V 64M-BIT
MEMORIA FLASH EN SERIE CON
DOBLE/CUÁDRUPLE SPI Y QPI
Fecha de publicación: 10 de junio de 2013

-1- Revisión K
W25Q64FV
Tabla de contenido
1. DESCRIPCIÓN GENERAL................................................ .................................................... .............5
2. CARACTERISTICAS................................................. .................................................... ..................................5
3. TIPOS DE PAQUETE Y CONFIGURACIONES DE PIN ............................................... .............................6
3.1 Configuración de clavijas SOIC/VSOP 208 mil ........................................... ..................................6
3.2 Configuración de la pastilla WSON 6x5-mm / 8X6-mm.................................... ..............................6

3.3 Clavijas de configuración PDIP de 300 mil .................................. ..................... ............................. .....................7
3.4 Clavija Descripción SOIC/VSOP 208 mil, WSON 6x5/8x6 mm y PDIP 300 mil..........................7
3.5 Configuración de clavijas SOIC 300 mil ........................................... ...............................................8
3.6 Pin Descripción SOIC 300-mil.................................................. .................................................... .8
3.7 Configuración de bolas TFBGA 8x6-mm (matriz de bolas de 5x5 o 6x4) .................................. .............9
3.8 Descripción de la bola TFBGA 8x6-mm ........................................... .............................................9
3.9 Configuración de bola WLBGA.................................................... .................................................... 10
3.10 Descripción de la bola WLBGA ............................................... .................................................... ....10

4. DESCRIPCIONES DE LOS PASADORES ................................. .................................................... ....................11
4.1 Selección de fichas (/CS) ........................................... .................................................... ....................11

4.2 Entrada, salida y E/S de datos en serie (DI, DO y IO0, IO1, IO2, IO3) ............... ....11
4.3 Protección contra escritura (/WP) ........................................... .................................................... ...............11
4.4 ESPERA (/HOLD) ............................................. .................................................... .....................11

4.5 Reloj de serie (CLK).................................................. .................................................... ...............11
5. DIAGRAMA DE BLOQUES................................................ .................................................... ........................12
6. DESCRIPCIONES FUNCIONALES .............................................. .................................................... ...13
6.1 OPERACIONES SPI/QPI.................................................... .................................................... ......13

6.1.1 Instrucciones SPI estándar.................................................. .................................................... .......13
6.1.2 Instrucciones de doble SPI ............................................. .................................................... ..............13
6.1.3 Instrucciones de SPI cuádruple ............................................. .................................................... ..........14
6.1.4 Instrucciones QPI ............................................... .................................................... .....................14
6.1.5 Función de retención ......................................... .................................................... ........................14
6.2 PROTECCIÓN CONTRA ESCRITURA ............................................... .................................................... ......15

6.2.1 Funciones de protección contra escritura ............................... .................................................... ...........15
7. REGISTROS DE ESTADO E INSTRUCCIONES .................................................. .................................dieciséis
7.1 REGISTROS DE ESTADO ............................................... .................................................... .......dieciséis

7.1.1 OCUPADO .............................................. .................................................... ...................................dieciséis
7.1.2 Latch de habilitación de escritura (WEL) .................................. .................................................... .........dieciséis
7.1.3 Bits de protección de bloque (BP2, BP1, BP0) .................................. .................................................dieciséis
7.1.4 Protección de bloque superior/inferior (TB) .................................. .................................................... ....dieciséis
7.1.5 Protección de sector/bloque (SEC) ........................................... .................................................... ........dieciséis
-2-
W25Q64FV
7.1.6 Protección del complemento (CMP) ........................................... .................................................... .....16

7.1.7 Protección de registro de estado (SRP1, SRP0) .................................. .......................................................17
7.1. 8 Estado de suspensión de programa/borrado (SUS) ............................... .......................................17
7.1.9 Bits de bloqueo del registro de seguridad (LB3, LB2, LB1) ............................................... ..........................17
7.1.10 Habilitación cuádruple (QE) ............... .................................................... .............................................17
7.1.11 W25Q64FV Protección de la memoria del registro de estado (CMP = 0) .................................. ......19
7.1.12 W25Q64FV Protección de la memoria del registro de estado (CMP = 1) ........................... ..........20
7.2 INSTRUCCIONES................................................. .................................................... ..............21

7.2.1 Identificación del fabricante y del dispositivo ........................................... .....................................21
7.2.2 Conjunto de instrucciones Tabla 1 (Instrucciones SPI estándar)(1) .................................. ..........................22

7.2.3 Tabla 2 del conjunto de instrucciones (instrucciones SPI
duales) .................. .................................................... ......23 7.2.4 Tabla 3 del conjunto de instrucciones
(Instrucciones Quad SPI) ............................... ..................................23 7.2.5 Conjunto de instrucciones Tabla
4 (Instrucciones QPI)(14 ) .................................................. .......................24 7.2.6 Activar escritura
(06h) .................. .................................................... ..........................................26 7.2.7 Habilitación de escritura
para Registro de estado volátil (50h) ............................................... ..........................26 7.2.8 Desactivar
escritura (04h) .................. .................................................... ............................................27 7.2.9 Leer estado
Registro-1 (05h) y Registro de estado de lectura-2 (35h) .................................. ...........27 7.2.10 Registro de
estado de escritura (01h) ........................... .................................................... ...........28 7.2.11 Lectura de
datos (03h) ........................... .................................................... .......................................30 7.2.12 Lectura
Rápida (0Bh).. .................................................... .................................................... ...........31 7.2.13 Salida
dual de lectura rápida (3Bh) ........................... .................................................... ...............33 7.2.14 Salida
cuádruple de lectura rápida (6Bh) .................. .................................................... ...........34 7.2.15 E/S dual de
lectura rápida (BBh) .................. .................................................... ..........................35 7.2.16 E/S cuádruple
de lectura rápida (EBh) ....... .................................................... ..........................................37 7.2.17 E/S
cuádruple de lectura de palabras (E7h) ..................... .................................................... .......................40
7.2.18 E/S cuádruple de lectura de palabra octal (E3h)........... .................................................... ..........................42
7.2.19 Establecer ráfaga con envoltura (77h) ............. .................................................... ...................................44
7.2.20 Programa Página (02h)...... .................................................... .................................................... .45
7.2.21 Programa de página de entrada cuádruple (32h) .................................. ....................................................
47 7.2.22 Borrado de Sector (20h) ........................................... .................................................... ...........48
7.2.23 Borrado de bloque de 32KB (52h) .................. .................................................... ..........................49
7.2.24 Borrado de bloque de 64 KB (D8h)........... .................................................... ..................................... ....50
7.2.25 Borrado de chip (C7h / 60h)................................... .................................................... ...........51 7.2.26
Borrar / Suspender programa (75h) .................. .................................................... ..................52 7.2.27 Borrar /
Reanudar programa (7Ah) ..................... .................................................... ...........54 7.2.28 Apagado
(B9h) .................................. .................................................... ..................................55 7.2.29 Liberar apagado /
ID del dispositivo ( ABh) ................................................. .............................56 7.2.30 Leer ID de fabricante/
dispositivo (90h)......... .................................................... ......................58 7.2.31 Leer ID de fabricante/
dispositivo Dual I/O (92h) ............ .................................................... .....59 7.2.32 Leer ID de fabricante/
dispositivo Quad I/O (94h) ............................... ............... .....................60 7.2.33 Leer número de ID único (4Bh) .................. .........
Fecha de lanzamiento de la publicación: 10 de junio de 2013

-3- Revisión K
W25Q64FV
7.2.34 Leer ID JEDEC (9Fh) ........................................... .................................................... .............62

7.2.35 Leer Registro SFDP (5Ah) ........................................... .................................................... .....63
7.2.36 Borrar Registros de Seguridad (44h).................................... .................................................... 64
7.2.37 Registros de seguridad del programa (42h) ............................... .............................................sesenta y cinco
7.2.38 Leer Registros de Seguridad (48h) ....................................... .................................................... 66
7.2.39 Establecer parámetros de lectura (C0h) .................................. .................................................... ....67
7.2.40 Lectura en ráfaga con envoltura (0Ch) .................................. .................................................... .....68
7.2.41 Habilitar QPI (38h).......................................... .................................................... ....................69
7.2.42 Deshabilitar QPI (FFh) ........................................... .................................................... ....................70
7.2.43 Habilitar reinicio (66h) y reinicio (99h)................................... .............................................71
8. CARACTERÍSTICAS ELECTRICAS ................................................ .............................................72
8.1 Calificaciones Máximas Absolutas (1) ............................................... .............................................72

8.2 Rangos de operación .................................................. .................................................... .............72
8.3 Temporización y requisitos de encendido y apagado .................................. .....................73

8.4 Características eléctricas de CC ............................................... ..........................................74
8.5 Condiciones de medición de CA ............................................... .............................................75
8.6 Características eléctricas de CA ............................................... ..........................................76
8.7 Características eléctricas de CA (continuación) ........................................... ..........................................77

8.8 Temporización de salida en serie ............................................... .................................................... ..........78
8.9 Temporización de entrada en serie .............................................. .................................................... .............78
8.10 Temporización de ESPERA ............................................... .................................................... .....................78
8.11 Temporización de WP .............................................. .................................................... .........................78

9. ESPECIFICACIONES DEL PAQUETE ............................................... .................................................... ........79
9.1 SOIC de 8 pines 208 mil (código de paquete SS) .................................. .....................................79
9.2 VSOP de 8 pines 208 mil (código de paquete ST) .................................. ....................................80
9.3 PDIP de 8 pines 300 mil (Código de paquete DA) .................................. ...........................................81
9.4 8-Pad WSON 6x5-mm (Código de Paquete ZP)................................... ..........................82
9.5 8-Pad WSON 8x6-mm (Código de paquete ZE)................................... ..........................83
9.6 SOIC de 16 pines 300 mil (Código de paquete SF)................................... ....................................84
9.7 TFBGA de 24 bolas de 8x6 mm (Código de paquete TB, conjunto de bolas de 5x5-1) .................................. .........85
9.8 6-Ball WLBGA (Código de paquete BY) Preliminar ........................................ ........................87
10. INFORMACIÓN PARA PEDIDOS ............................................... .................................................... ..........88
10.1 Números de pieza válidos y marcado en la parte superior ............................................... .............................89

11. HISTORIAL DE REVISIÓN ............................................... .................................................... ......................90
-4-
W25Q64FV
1. DESCRIPCIÓN GENERAL
La memoria Flash serie W25Q64FV (64 Mbits) proporciona una solución de almacenamiento para sistemas con espacio, pines y energía limitados.
La serie 25Q ofrece flexibilidad y rendimiento mucho más allá de los dispositivos Serial Flash ordinarios. Son ideales para el sombreado de código
en RAM, ejecutando código directamente desde Dual/Quad SPI
(XIP) y almacenamiento de voz, texto y datos. El dispositivo funciona con una sola fuente de alimentación de 2,7 V a 3,6 V con un consumo de
corriente tan bajo como 4 mA activo y 1 µA para el apagado. Todos los dispositivos se ofrecen en paquetes que ahorran espacio.
La matriz W25Q64FV está organizada en 32ÿ768 páginas programables de 256 bytes cada una. Se pueden programar hasta 256 bytes a la vez.
Las páginas se pueden borrar en grupos de 16 (borrado de sector de 4 KB), grupos de 128 (borrado de bloque de 32 KB), grupos de 256 (borrado
de bloque de 64 KB) o el chip completo (borrado de chip). El W25Q64FV
tiene 2.048 sectores borrables y 128 bloques borrables respectivamente. Los pequeños sectores de 4 KB permiten una mayor flexibilidad en
aplicaciones que requieren almacenamiento de datos y parámetros. (Ver figura 2.)
El W25Q64FV es compatible con la interfaz de periféricos en serie (SPI) estándar, SPI de E/S doble/cuádruple y 2-
ciclo de instrucción de relojes Interfaz de periférico cuádruple (QPI): reloj en serie, selección de chip, datos en serie I/O0 (DI), I/O1 (DO), I/O2 (/WP)
y I/O3 (/HOLD). Se admiten frecuencias de reloj SPI de hasta 104 MHz, lo que permite velocidades de reloj equivalentes de 208 MHz (104 MHz x
2) para E/S doble y 416 MHz (104 MHz x 4) para E/S cuádruple cuando se usa E/S doble/cuádruple de lectura rápida y QPI instrucciones. Estas
velocidades de transferencia pueden superar el rendimiento de las memorias flash paralelas asíncronas estándar de 8 y 16 bits. El modo de lectura
continua permite un acceso eficiente a la memoria con tan solo 8 relojes de sobrecarga de instrucciones para leer una dirección de 24 bits, lo que
permite una verdadera operación XIP (ejecutar en el lugar).
Un pin de retención, pin de protección contra escritura y protección contra escritura programable, con control de matriz superior o inferior,
proporcionar una mayor flexibilidad de control. Además, el dispositivo es compatible con la identificación estándar del fabricante y del dispositivo
JEDEC, un número de serie único de 64 bits y cuatro registros de seguridad de 256 bytes.
2. CARACTERÍSTICAS
• Familia de Memorias SpiFlash – Rango de funcionamiento de -40 °C a +85 °C

– W25Q64FV: 64 MB de bits / 8 MB de bytes (8 388 608) • Arquitectura Flexible con sectores de 4KB
– SPI estándar: CLK, /CS, DI, DO, /WP, /Hold
– Borrado de Sector Uniforme (4K-bytes)
– SPI doble: CLK, /CS, IO0, IO1, /WP, /Hold – Borrado de bloque uniforme (32K y 64K-bytes)
– Cuádruple SPI: CLK, /CS, IO0, IO1, IO2, IO3 – Programa de 1 a 256 bytes por página programable
– QPI: CLK, /CS, IO0, IO1, IO2 , IO3 – Borrar/programar suspender y reanudar
• Flash en serie de mayor rendimiento • Funciones de seguridad avanzadas

– Relojes SPI estándar/dual/cuádruple de 104 MHz – Protección contra escritura de software y hardware
– SPI doble/cuádruple equivalente a 208/416 MHz – Superior/inferior, protección de matriz complementaria de 4 KB
– Velocidad de transferencia de datos continua de 50 MB/S – Bloqueo de fuente de alimentación y protección OTP
– Más de 100.000 ciclos de borrado/programación – Identificación única de 64 bits para cada dispositivo
– Más de 20 años de retención de datos – Registro de parámetros detectables (SFDP)
– Registros de seguridad de 3X256-Bytes con bloqueos OTP
• Modo eficiente de "lectura continua" y QPI
– Bits de registro de estado volátiles y no volátiles
– Lectura continua con ajuste de 8/16/32/64 bytes
– Tan solo 8 relojes para direccionar la memoria • Empaquetado eficiente en el espacio
– La interfaz de periféricos cuádruples (QPI) reduce la – 8 pines SOIC/VSOP 208 mil

sobrecarga de instrucciones – 8 almohadillas WSON 6x5 mm/8x6 mm
– Permite la verdadera operación XIP (ejecutar en el lugar) – SOC de 16 pines 300 mil
– Supera el flash paralelo X16 – PDIP de 8 pines 300 mil

– 24 bolas TFBGA 8x6 mm
• Baja potencia, amplio rango de temperatura – WLBGA de 16 bolas
– Suministro único de 2,7 a 3,6 V – Póngase en contacto con Winbond para KGD y otras opciones
– Corriente activa de 4 mA, <1 µA Apagado (típ.)

-5- Revisión K
W25Q64FV
3. TIPOS DE PAQUETE Y CONFIGURACIONES DE PASADORES

W25Q64FV se ofrece en un SOIC de 8 pines de 208 mil (código de paquete SS), un VSOP de 8 pines de 208 mil (código
de paquete ST), un WSON de 8 pines de 6x5 mm u 8x6- mm (código de paquete ZP y ZE), un PDIP de 8 pines de 300
mil (código de paquete DA), un SOIC de 16 pines de 300 mil (código de paquete SF) y un 24 bolas (5x5-1 o 6x4 bolas)
8x6 -mm TFBGA (código de paquete TB y TC) como se muestra en la Figura 1a-e respectivamente. Los diagramas y las
dimensiones del paquete se ilustran al final de esta hoja de datos.
3.1 Configuración de pines SOIC/VSOP 208 mil
Vista superior
/CS 1 8 CCV
A (IO1 ) 2 7 /MANTENER (IO3 )
/WP (IO2 ) 3 6 CLK
TIERRA 4 5 ED (IO0 )
Figura 1a. W25Q64FV Asignaciones de pines, SOIC de 8 pines/VSOP 208 mil (Código de paquete SS/ST)
3.2 Configuración de la pastilla WSON 6x5-mm / 8X6-mm
Vista superior
/CS 1 8 CCV
/WP (IO2 ) 3 6 CLK
Figura 1b. W25Q64FV Asignaciones de almohadillas, WSON de 8 almohadillas de 6x5 mm / 8x6 mm (Código de paquete ZP / ZE)
-6-
W25Q64FV
3.3 Configuración de clavijas PDIP 300 mil
Vista superior
/CS 1 8 CCV
/WP (IO2 ) 3 6 CLK
Figura 1c. W25Q64FV Asignaciones de pines, PDIP de 8 pines 300 mil (Código de paquete DA)
3.4 Pin Descripción SOIC/VSOP 208 mil, WSON 6x5/8x6 mm y PDIP 300 mil
NÚMERO DE PIN NOMBRE PIN E/S FUNCIÓN
1 /CS yo
Entrada de selección de chip
2 A (IO1) E/S Salida de datos (salida de entrada de datos 1)*1
3 /WP (IO2) E/S Entrada de protección contra escritura (salida de entrada de datos 2)*2
4 TIERRA Terrestre
5 DI (IO0) E/S Entrada de datos (salida de entrada de datos 0)*1
6 CLK yo
Entrada de reloj en serie
7 /MANTENER (IO3) E/S Entrada de retención (salida de entrada de datos 3)*2
8 CCV Fuente de alimentación
*1 IO0 e IO1 se usan para instrucciones SPI estándar y dual
*2 IO0 – IO3 se utilizan para instrucciones Quad SPI

-7- Revisión K
W25Q64FV
Configuración de 3,5 pines SOIC 300 mil
Vista superior
1 dieciséis CLK
/MANTENER (IO3 )
CCV 2 15
ED (IO0 )
CAROLINA DEL NORTE 3 14 CAROLINA DEL NORTE
/CS 7 10 TIERRA
8 9
A (IO1 ) /WP (IO2 )
Figura 1d. W25Q64FV Asignaciones de pines, SOIC de 16 pines 300 mil (Código de paquete SF)
3.6 Pin Descripción SOIC 300-mil

NÚMERO DE PIN NOMBRE PIN E/S FUNCIÓN
1 /MANTENER (IO3) E/S Entrada de retención (salida de entrada de datos 3)*2
2 CCV Fuente de alimentación
3 CAROLINA DEL NORTE No conecta
7 /CS yo
8 A (IO1) E/S Salida de datos (salida de entrada de datos 1)*1
9 /WP (IO2) E/S Entrada de protección contra escritura (entrada de datos salida 2)*2
10 TIERRA Terrestre
15 DI (IO0) E/S Entrada de datos (salida de entrada de datos 0)*1
dieciséis CLK yo
-8-
W25Q64FV
3.7 Configuración de bolas TFBGA 8x6-mm (matriz de bolas de 5x5 o 6x4)
Vista superior Vista superior
A1 A2 A3 A4
A2 A3 A4 A5 CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE
CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE
B1 B2 B3 B4
B1 B2 B3 B4 B5 CAROLINA DEL NORTE CLK TIERRA CCV
CLK TIERRA VCC

CAROLINA DEL NORTE CAROLINA DEL NORTE
C1 C2 C3 C4
C1 C2 C3 C4 C5 CAROLINA DEL NORTE /CS CAROLINA DEL NORTE
/WP (IO2)
/CS
CAROLINA DEL NORTE CAROLINA DEL NORTE
/WP (IO2) CAROLINA DEL NORTE
D1 D2 D3 D4
D1 D2 D3 D4 D5 CAROLINA DEL NORTE
HACER (IO1) DI (IO0) / ESPERAR (IO3)
D yo(IO0)
CAROLINA DEL NORTE
A(IO1) /MANTENER(IO3)
CAROLINA DEL NORTE
E1 E2 E3 E4
E1 E2 E3 E4 E5 CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE
CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE
F1 F2 F3 F4
CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE CAROLINA DEL NORTE
Paquete Código TB Paquete Código TC
Figura 1e. W25Q64FV Asignaciones de bolas, TFBGA de 24 bolas de 8x6 mm (Código de paquete TB / TC)
3.8 Descripción de la bola TFBGA 8x6-mm

NÚMERO DE BOLA NOMBRE PIN E/S FUNCIÓN
B2 CLK yo
B3 TIERRA Terrestre
B4 CCV Fuente de alimentación
C2 /CS yo
C4 /WP (IO2) E/S Entrada de protección contra escritura (entrada de datos salida 2)*2
D2 A (IO1) E/S Salida de datos (salida de entrada de datos 1)*1
D3 DI (IO0) E/S Entrada de datos (salida de entrada de datos 0)*1
D4 /MANTENER (IO3) E/S Entrada de retención (salida de entrada de datos 3)*2
Múltiple CAROLINA DEL NORTE No conecta


-9- Revisión K
W25Q64FV
3.9 Configuración de bola WLBGA
Vista superior Vista inferior
A1 A2 A3 A4 A4 A3 A2 A1
CAROLINA DEL NORTE CCV /CS CAROLINA DEL NORTE

CAROLINA DEL NORTE /CS CCV CAROLINA DEL NORTE
B1 B2 B3 B4 B4 B3 B2 B1
CAROLINA DEL NORTE

/MANTENER(IO3) HACER(IO1) CAROLINA DEL NORTE
CAROLINA DEL NORTE
HACER (IO1) /MANTENER (IO3) CAROLINA DEL NORTE
C1 C2 C3 C4 C4 C3 C2 C1
CAROLINA DEL NORTE CLK /WP(IO2) CAROLINA DEL NORTE

CAROLINA DEL NORTE
/WP(IO2) CLK CAROLINA DEL NORTE
D1 D2 D3 D4 D4 D3 D2 D1
CAROLINA DEL NORTE

ED(IO0) TIERRA CAROLINA DEL NORTE
CAROLINA DEL NORTE TIERRA ED(IO0) CAROLINA DEL NORTE
Figura 1e. W25Q64FVAsignaciones de balones, WLBGA de 16 balones (Código de paquete BY)
3.10 Descripción de la bola WLBGA

NÚMERO DE BOLA NOMBRE PIN E/S FUNCIÓN
A2 CCV Fuente de alimentación
/MANTENER o /REINICIAR
B2 E/S Entrada de retención o reinicio (salida de entrada de datos 3)(2)
(IO3)
C2 CLK yo
D2 DI (IO0) E/S Entrada de datos (Salida de entrada de datos 0)(1)
A3 /CS yo
B3 A (IO1) E/S Salida de datos (Entrada de datos Salida 1)(1)
C3 /WP (IO2) E/S Entrada de protección contra escritura (salida de entrada de datos 2)(2)
D3 TIERRA Terrestre
Múltiple CAROLINA DEL NORTE No conecta
Notas:
1. IO0 e IO1 se utilizan para instrucciones SPI estándar y doble
2. IO0 – IO3 se utilizan para instrucciones Quad SPI, las funciones /WP y /HOLD (o /RESET) solo están disponibles para Standard/Dual SPI.
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W25Q64FV
4. DESCRIPCIONES DE PIN
4.1 Selección de chips (/CS)

El pin SPI Chip Select (/CS) activa y desactiva el funcionamiento del dispositivo. Cuando /CS es alto, el dispositivo no está seleccionado
y los pines de salida de datos en serie (DO o IO0, IO1, IO2, IO3) están en alta impedancia. Cuando se deselecciona, el consumo de
energía de los dispositivos estará en niveles de espera a menos que esté en progreso un ciclo interno de registro de estado de borrado,
programación o escritura. Cuando /CS baja, se seleccionará el dispositivo, el consumo de energía aumentará a niveles activos y se
podrán escribir instrucciones y leer datos del dispositivo.
Después del encendido, /CS debe pasar de alto a bajo antes de que se acepte una nueva instrucción. El /CS
la entrada debe rastrear el nivel de suministro de VCC en el encendido y el apagado (consulte “Protección contra escritura” y la figura 43).
Si es necesario, se puede usar una resistencia pull-up en /CS para lograr esto.
4.2 Entrada, salida y E/S de datos en serie (DI, DO y IO0, IO1, IO2, IO3)
El W25Q64FV admite operaciones estándar SPI, Dual SPI, Quad SPI y QPI. Las instrucciones SPI estándar utilizan el pin DI (entrada)
unidireccional para escribir en serie instrucciones, direcciones o datos en el dispositivo en el flanco ascendente del pin de entrada del
reloj en serie (CLK). El SPI estándar también usa DO (salida) unidireccional para leer datos o estado del dispositivo en el flanco
descendente de CLK.
Las instrucciones Dual/Quad SPI y QPI utilizan los pines IO bidireccionales para escribir en serie instrucciones, direcciones o datos en el
dispositivo en el borde ascendente de CLK y leer datos o estado del dispositivo en el borde descendente de CLK. Las instrucciones Quad
SPI y QPI requieren que se establezca el bit de habilitación cuádruple no volátil (QE) en el registro de estado 2. Cuando QE=1, el pin /
WP se convierte en IO2 y el pin /HOLD se convierte en IO3.
4.3 Protección contra escritura (/WP)

El pin Write Protect (/WP) se puede usar para evitar que se escriban los registros de estado. Usado junto con los bits de protección de
bloque del registro de estado (CMP, SEC, TB, BP2, BP1 y BP0) y los bits de protección de registro de estado (SRP), una porción tan
pequeña como un sector de 4 KB o toda la matriz de memoria puede protegerse por hardware. El pin /WP está activo bajo. Sin embargo,
cuando el bit QE del Registro de estado-2 está configurado para E/S cuádruple, la función del pin /WP no está disponible ya que este pin
se usa para IO2. Consulte las figuras 1a, 1b y 1c para conocer la configuración de pines de la operación de E/S cuádruple.
4.4 MANTENER (/MANTENER)

El pin /HOLD permite pausar el dispositivo mientras está seleccionado activamente. Cuando /HOLD está bajo, mientras que /CS está
bajo, el pin DO estará en alta impedancia y las señales en los pines DI y CLK serán ignoradas (no importa). Cuando /HOLD se eleva, se
puede reanudar el funcionamiento del dispositivo. La función /HOLD puede ser útil cuando varios dispositivos comparten las mismas
señales SPI. El pin /HOLD está activo bajo. Cuando el bit QE del Registro de estado-2 se configura para E/S cuádruple, la función del
pin /HOLD no está disponible ya que este pin se usa para IO3. Consulte las figuras 1a, 1b y 1c para conocer la configuración de pines
de la operación de E/S cuádruple.
4.5 Reloj en serie (CLK)

El pin de entrada de reloj en serie (CLK) de SPI proporciona la temporización para las operaciones de entrada y salida en serie. ("Ver
Operaciones SPI")

- 11 - Revisión K
W25Q64FV
5. DIAGRAMA DE BLOQUES
Registro SFDP Registro de seguridad 1 - 3
000000h 0000FFh 003000h 0030FFh

002000h 0020FFh
001000h 0010FFh
Segmentación de bloques
7FFF00h 7FFFFFh
xxFF00h xxFFFFh
• • • •
Sector 15 (4KB) Bloque 127 (64KB)
xxF000h xxF0FFh 7F0000h 7F00FFh
xxEF00h xxEFFFh
• •
Sector 14 (4KB)
xxE000h xxE0FFh
xxDF00h xxDFFFh
• •
Sector 13 (4KB)
xxD000h xxD0FFh
•
•
• •
•
•
xx2F00h xx2FFFh
• •
Sector 2 (4KB)
xx2000h xx20FFh
40FF00h 40FFFFh
xx1F00h xx1FFFh
• • • •
Sector 1 (4KB) Bloque 64 (64KB)
xx1000h xx10FFh 400000h 4000FFh
xx0F00h xx0FFFh
• •
3FFF00h 3FFFFFh
Sector 0 (4KB) • •
xx0000h xx00FFh Bloque 63 (64KB)
3F0000h 3F00FFh
•
•
Control de escritura •
/WP (IO2 )
Lógica
20FF00h 20FFFFh
• •
Bloque 32 (64KB)
200000h 2000FFh
Estado 1FFF00h 1FFFFFFh
Registro • •
Bloque 31 (64KB)
1F0000h 1F00FFh
•
•
Alto voltaje •
Generadores
00FF00h 00FFFFh
• •
Bloque 0 (64KB)
/MANTENER (IO3 )
000000h 0000FFh
Dirección de página
CLK
Pestillo / Contador Comienzo Finalizando
SPI
Dirección de página Dirección de página
/CS Dominio &
Lógica de control
Decodificación de columna
y búfer de página de 256 bytes

Datos
ED (IO0 )
A (IO1 ) Dirección de byte

Pestillo / Contador
Figura 2. Diagrama de bloques de la memoria flash serie W25Q64FV
- 12 -
W25Q64FV
6. DESCRIPCIONES FUNCIONALES
6.1 OPERACIONES SPI/QPI
Encendido
Restablecer (66h + 99h) Restablecer (66h + 99h)
Dispositivo
Inicialización
SPI estándar Habilitar QPI (38h)
SPI doble IPC

SPI cuádruple Deshabilitar QPI (FFh)
operaciones
operaciones
Figura 3. Diagrama de funcionamiento de la memoria flash serie W25Q64FV
6.1.1 Instrucciones SPI estándar

Se accede al W25Q64FV a través de un bus compatible con SPI que consta de cuatro señales: reloj en serie (CLK), selección de
chip (/CS), entrada de datos en serie (DI) y salida de datos en serie (DO). Las instrucciones SPI estándar utilizan el pin de entrada
DI para escribir en serie instrucciones, direcciones o datos en el dispositivo en el flanco ascendente de CLK. los
El pin de salida DO se usa para leer datos o estado del dispositivo en el borde descendente de CLK.
Se admiten los modos de operación de bus SPI 0 (0,0) y 3 (1,1). La principal diferencia entre el Modo 0 y el Modo 3 se refiere al
estado normal de la señal CLK cuando el maestro del bus SPI está en modo de espera y los datos no se transfieren al Serial
Flash. Para el Modo 0, la señal CLK normalmente es baja en los flancos ascendentes y descendentes de /CS. Para el Modo 3, la
señal CLK normalmente es alta en los flancos ascendentes y descendentes de /CS.
6.1.2 Instrucciones de doble SPI

El W25Q64FV admite la operación Dual SPI cuando se utilizan instrucciones como "Fast Read Dual Output".
(3Bh)” y “E/S dual de lectura rápida (BBh)”. Estas instrucciones permiten que los datos se transfieran hacia o desde el dispositivo
a una velocidad dos o tres veces superior a la de los dispositivos Serial Flash normales. Las instrucciones de lectura Dual SPI son
ideal para descargar rápidamente código a la RAM al momento del encendido (sombreado de código) o para ejecutar código
crítico sin velocidad directamente desde el bus SPI (XIP). Cuando se utilizan instrucciones Dual SPI, los pines DI y DO se
convierten en pines de E/S bidireccionales: IO0 e IO1.

- 13 - Revisión K
W25Q64FV
6.1.3 Instrucciones de SPI cuádruple

El W25Q64FV es compatible con la operación Quad SPI cuando se usan instrucciones como "Fast Read Quad Output".
(6Bh)”, “E/S cuádruple de lectura rápida (EBh)”, “E/S cuádruple de lectura de palabra (E7h)” y “E/S cuádruple de lectura de palabra octal
(E3h)”. Estas instrucciones permiten que los datos se transfieran hacia o desde el dispositivo de cuatro a seis veces más rápido que el
Serial Flash normal. Las instrucciones de lectura cuádruple ofrecen una mejora significativa en las tasas de transferencia de acceso
continuo y aleatorio, lo que permite una rápida sombra de código en la RAM o la ejecución directamente desde el bus SPI (XIP). Cuando
se utilizan instrucciones Quad SPI, los pines DI y DO se convierten en IO0 e IO1 bidireccionales, y los pines /WP y /HOLD se convierten
en IO2 e IO3 respectivamente. Las instrucciones Quad SPI requieren que se establezca el bit de habilitación cuádruple (QE) no volátil
en el registro de estado-2.
6.1.4 Instrucciones QPI

El W25Q64FV admite operaciones de interfaz de periférico cuádruple (QPI) solo cuando el dispositivo se cambia del modo SPI estándar/
doble/cuádruple al modo QPI mediante la instrucción "Habilitar QPI (38h)". El protocolo SPI típico requiere que el código de instrucciones
de un byte de longitud se transfiera al dispositivo solo a través del pin DI en ocho relojes en serie. El modo QPI utiliza los cuatro pines
IO para ingresar el código de instrucción, por lo que solo se requieren dos relojes en serie. Esto puede reducir significativamente la
sobrecarga de instrucciones SPI y mejorar el rendimiento del sistema en un entorno XIP. El modo SPI estándar/dual/cuádruple y el
modo QPI son exclusivos. Solo un modo puede estar activo en un momento dado. Las instrucciones "Habilitar QPI (38h)" y "Deshabilitar
QPI (FFh)" se utilizan para cambiar entre estos dos modos. Tras el encendido o después de un reinicio del software usando la instrucción
"Reset (99h)", el estado predeterminado del dispositivo es el modo SPI estándar/dual/cuádruple. Para habilitar el modo QPI, se requiere
establecer el bit de habilitación cuádruple no volátil (QE) en el registro de estado-2. Cuando se utilizan instrucciones QPI, los pines DI y
DO se convierten en IO0 e IO1 bidireccionales, y los pines /WP y /HOLD se convierten en IO2 e IO3 respectivamente. Consulte la Figura
3 para conocer los modos de funcionamiento del dispositivo.
6.1.5 Función de retención

Para las operaciones de SPI estándar y SPI dual, la señal /HOLD permite pausar la operación W25Q64FV mientras está seleccionada
activamente (cuando /CS es bajo). La función /HOLD puede ser útil en los casos en que los datos SPI y las señales de reloj se
comparten con otros dispositivos. Por ejemplo, considere si el búfer de página se escribió solo parcialmente cuando una interrupción de
prioridad requiere el uso del bus SPI. En este caso el /HOLD
La función puede guardar el estado de la instrucción y los datos en el búfer para que la programación pueda reanudarse donde se
quedó una vez que el bus esté disponible nuevamente. La función /HOLD solo está disponible para la operación estándar SPI y Dual
SPI, no durante Quad SPI o QPI.
Para iniciar una condición /HOLD, el dispositivo debe seleccionarse con /CS bajo. Una condición /HOLD se activará en el flanco
descendente de la señal /HOLD si la señal CLK ya está baja. Si el CLK aún no está bajo, el
La condición /HOLD se activará después del siguiente flanco descendente de CLK. La condición /HOLD terminará en el flanco
ascendente de la señal /HOLD si la señal CLK ya está baja. Si el CLK aún no está bajo, /HOLD
La condición terminará después del siguiente flanco descendente de CLK. Durante una condición /HOLD, la salida de datos en serie
(DO) es de alta impedancia y la entrada de datos en serie (DI) y el reloj en serie (CLK) se ignoran. La señal Chip Select (/CS) debe
mantenerse activa (baja) durante toda la duración de la operación /HOLD para evitar restablecer el estado lógico interno del dispositivo.
- 14 -
W25Q64FV
6.2 PROTECCIÓN CONTRA ESCRITURA

Las aplicaciones que usan memoria no volátil deben tener en cuenta la posibilidad de ruido y otras condiciones adversas del sistema que pueden
comprometer la integridad de los datos. Para solucionar este problema, el W25Q64FV
proporciona varios medios para proteger los datos de escrituras inadvertidas.
6.2.1 Funciones de protección contra escritura
• El dispositivo se reinicia cuando VCC está por debajo del umbral
• Deshabilitación de escritura de retardo de tiempo después del encendido
• Instrucciones de activación/desactivación de escritura y desactivación automática de escritura después de borrar o programar
• Protección contra escritura de software y hardware (/WP pin) mediante el registro de estado • Protección
contra escritura mediante la instrucción de apagado
• Bloquear la protección contra escritura para el registro de estado hasta el próximo encendido
• Protección contra escritura de programa único (OTP) para matrices y registros de seguridad mediante el registro de estado*
*
Nota: Esta función está disponible mediante pedido especial. Comuníquese con Winbond para obtener más detalles.
Al encenderse o apagarse, el W25Q64FV mantendrá una condición de reinicio mientras VCC esté por debajo del valor de umbral de VWI (consulte
Niveles de tiempo y voltaje de encendido y la Figura 43). Mientras se reinicia, todas las operaciones están deshabilitadas y no se reconocen instrucciones.
Durante el encendido y después de que el voltaje de VCC exceda VWI, todas las instrucciones relacionadas con el programa y el borrado se desactivan
aún más durante un tiempo de retardo de tPUW. Esto incluye las instrucciones de activación de escritura, programa de página, borrado de sector,
borrado de bloque, borrado de chip y registro de estado de escritura. Tenga en cuenta que el pin de selección de chip (/CS) debe rastrear el nivel de
suministro de VCC en el encendido hasta que se alcance el nivel mínimo de VCC y el retraso de tiempo tVSL , y también debe rastrear el nivel de
suministro de VCC en el apagado para evitar una secuencia de comando adversa. . Si es necesario, se puede usar una resistencia pull-up en /CS para
lograr esto.
Después del encendido, el dispositivo se coloca automáticamente en un estado de desactivación de escritura con el registro de estado Latch de
habilitación de escritura (WEL) establecido en 0. Se debe emitir una instrucción de habilitación de escritura antes de un programa de página, borrado de
sector, borrado de bloque, borrado de chip o se aceptará la instrucción de registro de estado de escritura. Después de completar un programa, borrar o
escribir una instrucción, el pestillo de habilitación de escritura (WEL) se borra automáticamente a un estado de escritura desactivada de 0.
La protección contra escritura controlada por software se facilita utilizando la instrucción de registro de estado de escritura y configurando los bits de
protección de registro de estado (SRP0, SRP1) y protección de bloque (CMP, SEC, TB, BP2, BP1 y BP0).
Estas configuraciones permiten que una porción tan pequeña como un sector de 4 KB o toda la matriz de memoria se configure como de solo lectura.
Usado junto con el pin de protección contra escritura (/WP), los cambios en el registro de estado se pueden habilitar o deshabilitar bajo el control del
hardware. Consulte la sección Registro de estado para obtener más información.
Además, la instrucción de apagado ofrece un nivel adicional de protección contra escritura, ya que se ignoran todas las instrucciones excepto la
instrucción de liberación de apagado.

- 15 - Revisión K
W25Q64FV
7. REGISTROS DE ESTADO E INSTRUCCIONES

Las instrucciones Read Status Register-1 y Status Register-2 se pueden usar para proporcionar el estado de la disponibilidad de la matriz de
memoria Flash, si el dispositivo está habilitado o deshabilitado para escritura, el estado de protección contra escritura, la configuración de
Quad SPI, el estado de bloqueo del registro de seguridad y Estado de borrado/suspensión de programa. La instrucción de registro de estado
de escritura se puede utilizar para configurar las características de protección contra escritura del dispositivo, configuración Quad SPI
y registro de seguridad bloqueo OTP. El acceso de escritura al registro de estado está controlado por el estado de los bits de protección del
registro de estado no volátiles (SRP0, SRP1), la instrucción de habilitación de escritura y, durante las operaciones de SPI estándar/dual, el
pin /WP.
7.1 REGISTROS DE ESTADO
7.1.1 OCUPADO
OCUPADO es un bit de solo lectura en el registro de estado (S0) que se establece en un estado 1 cuando el dispositivo está
ejecutando un programa de página, programa de página cuádruple, borrado de sector, borrado de bloque, borrado de chip,
registro de estado de escritura o seguridad de borrado/programa Instrucción de registro. Durante este tiempo, el dispositivo
ignorará más instrucciones, excepto la instrucción Leer registro de estado y Borrar/suspender programa (consulte tW, tPP,
tSE, tBE y tCE en Características de CA). Cuando se haya completado la instrucción de programa, borrar o escribir estado/
registro de seguridad, el bit OCUPADO se borrará a un estado 0, lo que indica que el dispositivo está listo para recibir más instrucciones.
7.1.2 Latch de activación de escritura (WEL)

El pestillo de habilitación de escritura (WEL) es un bit de solo lectura en el registro de estado (S1) que se establece en 1 después de ejecutar
una instrucción de habilitación de escritura. El bit de estado WEL se borra a 0 cuando el dispositivo está deshabilitado para escritura. Se
produce un estado de desactivación de escritura al encender o después de cualquiera de las siguientes instrucciones: desactivación de
escritura, programa de página, programa de página cuádruple, borrado de sector, borrado de bloque, borrado de chip, registro de estado de
escritura, registro de seguridad de borrado y registro de seguridad de programa.
7.1.3 Bits de protección de bloque (BP2, BP1, BP0)

Los bits de protección de bloque (BP2, BP1, BP0) son bits de lectura/escritura no volátiles en el registro de estado (S4, S3 y S2) que
proporcionan control y estado de protección contra escritura. Los bits de protección de bloque se pueden configurar mediante la instrucción
de registro de estado de escritura (consulte tW en las características de CA). Todo, nada o una parte de la matriz de memoria se puede
proteger de las instrucciones de programar y borrar (consulte la tabla de protección de la memoria del registro de estado). La configuración
predeterminada de fábrica para los bits de protección de bloque es 0, ninguno de los arreglos protegidos.
7.1.4 Protección de bloque superior/inferior (TB)

El bit superior/inferior (TB) no volátil controla si los bits de protección de bloques (BP2, BP1, BP0) protegen desde la parte superior (TB=0) o
la parte inferior (TB=1) del arreglo, como se muestra en el registro de estado. Tabla de protección de memoria.
La configuración predeterminada de fábrica es TB=0. El bit TB se puede configurar con la instrucción de registro de estado de escritura según
el estado de los bits SRP0, SRP1 y WEL.
7.1.5 Protección de sector/bloque (SEC)

El bit de protección de bloque/sector no volátil (SEC) controla si los bits de protección de bloque (BP2, BP1, BP0) protegen sectores de 4 KB
(SEC = 1) o bloques de 64 KB (SEC = 0) en la parte superior (TB = 0) o la parte inferior (TB=1) de la matriz, como se muestra en la tabla de
protección de la memoria del registro de estado. La configuración predeterminada es SEC=0.
7.1.6 Protección del complemento (CMP)
El bit de protección de complemento (CMP) es un bit de lectura/escritura no volátil en el registro de estado (S14). Se utiliza junto con los bits
SEC, TB, BP2, BP1 y BP0 para brindar más flexibilidad para la protección de la matriz. Una vez
- dieciséis -
W25Q64FV
CMP se establece en 1, la protección de matriz anterior establecida por SEC, TB, BP2, BP1 y BP0 se revertirá. Por ejemplo, cuando
CMP=0, se puede proteger un sector superior de 4 KB mientras que el resto de la matriz no lo está; cuando CMP=1, el sector superior de
4 KB quedará desprotegido mientras que el resto de la matriz será de solo lectura. Consulte la tabla Protección de la memoria del registro
de estado para obtener más detalles. La configuración predeterminada es CMP=0.
7.1.7 Protección de registro de estado (SRP1, SRP0)

Los bits de protección del registro de estado (SRP1 y SRP0) son bits de lectura/escritura no volátiles en el registro de estado (S8 y S7).
Los bits SRP controlan el método de protección contra escritura: protección de software, protección de hardware, bloqueo de fuente de
alimentación o protección programable de una sola vez (OTP).
Estado
SRP1 SRP0 /WP Descripción
Registro
Software /WP pin no tiene control. El registro de estado se puede escribir después de una
0 0 X
Proteccion instrucción de habilitación de escritura, WEL=1. [Predeterminado de fábrica]
Hardware Cuando el pin /WP es bajo, el registro de estado se bloquea y no se puede

0 1 0
Protegido escribir.
Hardware Cuando el pin /WP es alto, el registro de estado se desbloquea y se puede

0 1 1
Desprotegido escribir después de una instrucción de habilitación de escritura, WEL=1.
1 0 X Fuente de alimentación El registro de estado está protegido y no se puede volver a escribir (1)
Confinamiento hasta el siguiente ciclo de apagado y encendido.
Una vez El registro de estado está protegido permanentemente y no se puede

1 1 X
programa(2) escribir en él.
Nota:
1. Cuando SRP1, SRP0 = (1, 0), un ciclo de apagado y encendido cambiará el estado de SRP1, SRP0 a (0, 0). 2.
Esta característica está disponible bajo pedido especial. Comuníquese con Winbond para obtener más detalles.
7.1.8 Borrado/estado de suspensión del programa (SUS)
El bit de estado de suspensión es un bit de solo lectura en el registro de estado (S15) que se establece en 1 después de ejecutar una
instrucción de borrado/suspensión de programa (75h). El bit de estado SUS se borra a 0 mediante la instrucción Erase/Program Resume
(7Ah), así como un ciclo de apagado y encendido.
7.1.9 Bits de bloqueo del registro de seguridad (LB3, LB2, LB1)
Los bits de bloqueo del registro de seguridad (LB3, LB2, LB1) son bits de programa único (OTP) no volátiles en el registro de estado
(S13, S12, S11) que proporcionan el control y el estado de protección contra escritura a los registros de seguridad. El estado
predeterminado de LB3-0 es 0, los registros de seguridad están desbloqueados. LB3-1 se puede establecer en 1 individualmente usando
la instrucción de registro de estado de escritura. LB3-1 son programables una vez (OTP), una vez que se establece en 1, el registro de
seguridad de 256 bytes correspondiente se convertirá en solo lectura de forma permanente.
7.1.10 Habilitación cuádruple (QE)

El bit Quad Enable (QE) es un bit de lectura/escritura no volátil en el registro de estado (S9) que permite la operación Quad SPI y QPI.
Cuando el bit QE se establece en un estado 0 (predeterminado de fábrica para el número de pieza con opciones de pedido "IG", "IP" y
"IF"), el pin /WP y /HOLD están habilitados. Cuando el bit QE se establece en 1 (de fábrica

- 17 - Revisión K
W25Q64FV
predeterminado para los números de pieza habilitados para Quad con la opción de pedido "IQ"), los pines Quad IO2 e IO3 están
habilitados y las funciones /WP y /HOLD están deshabilitadas.
Se requiere que el bit QE se establezca en 1 antes de emitir un "Habilitar QPI (38 h)" para cambiar el dispositivo de SPI estándar/
doble/cuádruple a QPI; de lo contrario, se ignorará el comando. Cuando el dispositivo está en modo QPI, el bit QE permanecerá en 1.
Un comando de "Escribir registro de estado" en modo QPI no puede cambiar el bit QE de "1" a "0".
ADVERTENCIA: Si los pines /WP o /HOLD están conectados directamente a la fuente de alimentación o a tierra durante la
operación estándar SPI o Dual SPI, el bit QE nunca debe establecerse en 1.
S7 S6 S5 S4 S3 S2 S1 S0
SRP0 SEC TB BP2 BP1 BP0 WEL OCUPADO
ESTADO REGISTER
STATUS REGISTROPROTECT
PROTEGER
0 (no
0
volátil) (no
PROTECCIÓN
SECTOR PROTEGER
(no volátil) (no volátil)
SECTORIAL
PROTECCIÓN SUPERIOR/
PROTECCIÓN SUPERIOR/INFERIOR
INFERIOR
volátil) (no volátil)
(no
BITS DE
BROCAS DE PROTECCIÓN DE
PROTECCIÓN DE BLOQUE
BLOQUE
volátil) (no(no
volátil)
LATCH DE HABILITACIÓN DE ESCRITURA
BORRAR/ESCRIBIR EN CURSO
Figura 4a. Registro de estado-1
S15 S14 S13 S12 S11 S10 S9 S8
SUS CMP LB3 LB2 LB1 (R) QE SRP1
ESTADO DE SUSPENSIÓN
COMPLEMENT DE
COMPLEMENTO PROTECT (no
PROTECCIÓN
volátil) (no
BITS DE
BITS DE BLOQUEO
BLOQUEO DE REGISTRO
DE REGISTRO DE
DE SEGURIDAD
SEGURIDAD
no volátil) (OTP
(OTP
no volátil)
RESERVADO
QUAD ENABLE
HABILITAR CUÁDRUPLE
(no volátil) (no

volátil)
ESTADO REGISTER
STATUS REGISTROPROTECT
PROTEGER 1 (no
1
volátil) (no
Figura 4b. Registro de estado-2
- 18 -
W25Q64FV
7.1.11 Protección de memoria de registro de estado W25Q64FV (CMP = 0)

REGISTRO DE ESTADO(1) W25Q64FV (64M-BIT) PROTECCIÓN DE MEMORIA(3)
PROTEGIDO PROTEGIDO PROTEGIDO PROTEGIDO

TB SEC BP2 BP1 BP0
BLOQUE(S) DIRECCIONES DENSIDAD PORCIÓN(2)
X0 0 0 NINGUNA NINGUNA NINGUNA NINGUNA
0 0 0 0 1 126 y 127 7E0000h – 7FFFFFh 128 KB Superior 1/64
0 0 0 1 0 124 a 127 7C0000h – 7FFFFFh 256 KB Superior 1/32
0 0 0 1 1 120 a 127 780000h – 7FFFFFh 512 KB Superior 1/16
0 0 1 0 0 112 a 127 700000h – 7FFFFFh 1MB 1/8 superior
0 0 1 0 1 96 a 127 600000h – 7FFFFFh 2 MB 1/4 superior
0 1 0 0 1 0y1 000000h – 01FFFFh 128 KB Inferior 1/64
0 1 0 1 0 0a3 000000h – 03FFFFh 256 KB Inferior 1/32
0 1 0 1 1 0a7 000000h – 07FFFFh 512 KB Inferior 1/16
0 1 1 0 0 0 a 15 000000h – 0FFFFFh 1MB 1/8 inferior
0 1 1 0 1 0 a 31 000000h – 1FFFFFh 2MB 1/4 inferior
0 1 1 1 0 0 a 63 000000h – 3FFFFFh 4 MB Inferior 1/2
X1 1 1 0 a 127 000000h – 7FFFFFh 8MB TODOS
1 0 0 0 1 127 7FF000h – 7FFFFFh 4KB En – 1/2048
1 0 0 1 0 127 7FE000h – 7FFFFFh 8KB En – 1/1024
1 0 0 1 1 127 7FC000h – 7FFFFFh 16 KB En – 1/512
1 0 1 0 X 127 7F8000h – 7FFFFFh 32 KB En – 1/256
1 1 0 0 1 0 000000h – 000FFFh 4KB L-1/2048
1 1 0 1 0 0 000000h – 001FFFh 8KB L-1/1024
1 1 0 1 1 0 000000h – 003FFFh 16 KB L-1/512
1 1 1 0 X 0 000000h – 007FFFh 32 KB L-1/256
Nota:
1. X = no me importa
2. L = Inferior; U = Superior
3. Si algún comando de Borrar o Programar especifica una región de memoria que contiene una porción de datos protegida, este comando
será ignorado.

- 19 - Revisión K
W25Q64FV
7.1.12 Protección de memoria de registro de estado W25Q64FV (CMP = 1)

REGISTRO DE ESTADO(1) W25Q64FV (64M-BIT) PROTECCIÓN DE MEMORIA(3)
PROTEGIDO PROTEGIDO PROTEGIDO PROTEGIDO

TB SEC BP2 BP1 BP0
BLOQUE(S) DIRECCIONES DENSIDAD PORCIÓN(2)
X0 0 0 0 a 127 000000h – 7FFFFFh 8MB TODOS
0 0 0 0 1 0 a 125 000000h – 7DFFFFh 8,064 KB Inferior 63/64
0 0 0 1 0 0 a 123 000000h – 7BFFFFh 7,936 KB Inferior 31/32
0 0 0 1 1 0 a 119 000000h – 77FFFFh 7,680 KB Inferior 15/16
0 0 1 0 0 0 a 111 000000h – 6FFFFFh 7MB Inferior 7/8
0 1 0 0 1 2 a 127 020000h – 7FFFFFh 8,064 KB Superior 63/64
X1 1 1 NINGUNA NINGUNA NINGUNA NINGUNA
1 0 0 0 1 0 a 127 000000h – 7FEFFFh 8,188 KB L-2047/2048
1 0 0 1 0 0 a 127 000000h – 7FDFFFh 8,184 KB L-1023/1024
1 0 0 1 1 0 a 127 000000h – 7FBFFFh 8,176 KB L-511/512
1 0 1 0 X 0 a 127 000000h – 7F7FFFh 8,160 KB L-255/256
1 1 0 0 1 0 a 127 001000h – 7FFFFFh 8,188 KB L-2047/2048
1 1 0 1 0 0 a 127 002000h – 7FFFFFh 8,184 KB L-1023/1024
1 1 0 1 1 0 a 127 004000h – 7FFFFFh 8,176 KB L-511/512
1 1 1 0 X 0 a 127 008000h – 7FFFFFh 8,160 KB L-255/256
Nota:
1. X = no me importa
2. L = Inferior; U = Superior
3. Si algún comando de Borrar o Programar especifica una región de memoria que contiene una porción de datos protegida, este comando
será ignorado.
- 20 -
W25Q64FV
7.2 INSTRUCCIONES
El conjunto de instrucciones SPI estándar/doble/cuádruple del W25Q64FV consta de treinta y seis instrucciones básicas que se controlan
completamente a través del bus SPI (consulte la tabla 1-3 del conjunto de instrucciones). Las instrucciones se inician con el flanco descendente
de Chip Select (/CS). El primer byte de datos registrado en la entrada DI proporciona el código de instrucción. Los datos en la entrada DI se
muestrean en el flanco ascendente del reloj con el bit más significativo (MSB) primero.
El conjunto de instrucciones QPI del W25Q64FV consta de veinticuatro instrucciones básicas que se controlan completamente a través del bus
SPI (consulte la tabla 4 del conjunto de instrucciones). Las instrucciones se inician con el flanco descendente de Chip Select (/CS). El primer
byte de datos sincronizados a través de los pines IO[3:0] proporciona el código de instrucción.
Los datos en los cuatro pines IO se muestrean en el flanco ascendente del reloj con el bit más significativo (MSB) primero. Todas las
instrucciones, direcciones, datos y bytes ficticios de QPI utilizan los cuatro pines IO para transferir cada byte de datos con cada dos relojes
serie (CLK).
Las instrucciones varían en longitud desde un solo byte hasta varios bytes y pueden ir seguidas de bytes de dirección, bytes de datos, bytes
ficticios (no importa) y, en algunos casos, una combinación. Las instrucciones se completan con el flanco ascendente del flanco /CS. Los
diagramas de temporización relativos al reloj para cada instrucción se incluyen en las figuras 5
a 42. Todas las instrucciones de lectura se pueden completar después de cualquier bit cronometrado. Sin embargo, todas las instrucciones
que escriben, programan o borran deben completarse en un límite de bytes (/CS se eleva después de que se hayan cronometrado 8 bits
completos), de lo contrario, la instrucción se ignorará. Esta característica protege aún más el dispositivo de escrituras inadvertidas. Además,
mientras se programa o borra la memoria, o cuando se escribe el registro de estado, se ignorarán todas las instrucciones, excepto la lectura
del registro de estado, hasta que se complete el ciclo de programación o borrado.
7.2.1 Identificación del fabricante y del dispositivo
IDENTIFICACIÓN DEL FABRICANTE (MF7 - MF0)
Memoria flash serie Winbond EFh
Identificación del dispositivo

(ID7 - ID0) (ID15 - ID0)
Instrucción ABh, 90h, 92h, 94h 9Fh
W25Q64FV (SPI) 16h 4017h
W25Q64FV (QPI) 16h 6017h

- 21 - Revisión K
W25Q64FV
7.2.2 Conjunto de instrucciones Tabla 1 (Instrucciones SPI estándar)(1)
NOMBRE DE LA INSTRUCCIÓN BYTE 1 BYTE 2 BYTE 3 BYTE 4 BYTE 5 BYTE 6
NÚMERO DE RELOJ (0 – 7) (8 – 15) (16 – 23) (24 – 31) (32 – 39) (40 – 47)
Habilitar escritura 06h
Habilitación de escritura SR volátil 50h
Deshabilitar escritura 04h
Registro de estado de lectura-1 05h (S7-S0)(2)
35h (2)
Leer registro de estado-2 (S15-S8)
Registro de estado de escritura 01h (S7-S0) (S15-S8)
Programa de página 02h A23-A16 A15-A8 A7-A0 D7-D0 D7-D0(3)
Borrado de sector (4KB) 20h A23-A16 A15-A8 A7-A0
Borrado de bloque (32KB) 52h A23-A16 A15-A8 A7-A0
Borrado de bloque (64KB) D8h A23-A16 A15-A8 A7-A0
Borrado de chips C7h/60h
Borrar / Suspender programa 75h
Borrar / Reanudar programa 7 Ah
Corriente cortada B9h
Leer datos 03h A23-A16 A15-A8 A7-A0 (D7-D0)
Lectura rápida 0Bh A23-A16 A15-A8 A7-A0 ficticio (D7-D0)
Liberar Powerdown / ID(4) ABh ficticio ficticio ficticio (ID7-ID0)(2)
ID de fabricante/dispositivo (4) 90h ficticio ficticio 00h (MF7-MF0) (ID7-ID0)
(MF7-MF0) (ID15-ID8) (ID7-ID0)

ID JEDEC (4) 9Fh
Fabricante Tipo de memoria Capacidad
Leer ID único 4 señora ficticio ficticio ficticio ficticio (UID63-UID0)
Leer registro SFDP 5Ah 00h 00h A7–A0 ficticio (D7-0)
Borrar
44h A23-A16 A15-A8 A7-A0
Registros de seguridad(5)
Programa
42h A23-A16 A15-A8 A7-A0 D7-D0 D7-D0(3)
Leer
48h A23-A16 A15-A8 A7-A0 ficticio (D7-D0)
Habilitar QPI 38h
Habilitar reinicio 66h
Reiniciar 99h
- 22 -
W25Q64FV
7.2.3 Tabla 2 del conjunto de instrucciones (Instrucciones Dual SPI)
NÚMERO DE RELOJ (0 – 7) (8 – 15) (16 – 23) (24 – 31) (32 – 39) (40 – 47)
3Bh A23-A16 A15-A8 A7-A0 (7)

Salida dual de lectura rápida ficticio (D7-D0, …)
E/S dual de lectura rápida Bbh A23-A8 (6) (6) (7)

A7-A0, M7-M0 (D7-D0, …)
ID de fabricante/dispositivo por (6) (MF7-MF0,

92h A23-A8(6) A7-A0, M7-M0
E/S doble (4) ID7-ID0)
7.2.4 Conjunto de instrucciones Tabla 3 (Instrucciones Quad SPI)
NÚMERO DE RELOJ (0 – 7) (8 – 15) (16 – 23) (24 – 31) (32 – 39) (40 – 47)
32h A23-A16 A15-A8 A7-A0 (9) (3)

Programa de cuatro páginas D7-D0, … D7-D0, …
6Bh A23-A16 A15-A8 A7-A0 (9)

Salida cuádruple de lectura rápida ficticio (D7-D0, …)
A23-A0, (9)
E/S cuádruple de lectura rápida EBh (xxxx, D7-D0)(10) (D7-D0, …)
M7-M0(8)
A23-A0, (9)
E/S cuádruple de lectura de palabra (12) E7h (xx, D7-D0)(11) (D7-D0, …)
M7-M0(8)
Lectura octal de palabras A23-A0,

E3h (9)
(D7-D0, …)
E/S cuádruple (13) M7-M0(8)
xxxxxx,
Establecer ráfaga con envoltura 77h
W6-W4(8)
ID de fabricación/dispositivo por A23-A0, xxxx, (MF7-MF0, (MF7-MF0,

94h
E/S cuádruple (4) M7-M0(8) ID7-ID0) ID7-ID0, …)

- 23 - Revisión K
W25Q64FV
7.2.5 Conjunto de instrucciones Tabla 4 (Instrucciones QPI)(14)
NÚMERO DE RELOJ (0 , 1) (2 , 3) (4 , 5) (6 , 7) (8 , 9) (10 , 11)
Habilitar escritura 06h
Habilitación de escritura SR volátil 50h
Deshabilitar escritura 04h
Registro de estado de lectura-1 05h (S7-S0)(2)
(2)
Leer registro de estado-2 35h (S15-S8)
Registro de estado de escritura 01h (S7-S0) (S15-S8)
Programa de página 02h A23-A16 A15-A8 A7-A0 D7-D0(9) D7-D0(3)
Borrado de sector (4KB) 20h A23-A16 A15-A8 A7-A0
Borrado de bloque (32KB) 52h A23-A16 A15-A8 A7-A0
Borrado de bloque (64KB) D8h A23-A16 A15-A8 A7-A0
Borrado de chips C7h/60h
Borrar / Suspender programa 75h
Borrar / Reanudar programa 7 Ah
Corriente cortada B9h
Establecer parámetros de lectura C0h P7-P0
Lectura rápida 0Bh A23-A16 A15-A8 A7-A0 muñeco(15) (D7-D0)
Lectura en ráfaga con Wrap(16) 0 canales A23-A16 A15-A8 A7-A0 muñeco(15) (D7-D0)
E/S cuádruple de lectura rápida EBh A23-A16 A15-A8 A7-A0 M7-M0(15) (D7-D0)
Liberar Powerdown / ID(4) ABh ficticio ficticio ficticio (ID7-ID0)(2)
ID de fabricante/dispositivo (4) 90h ficticio ficticio 00h (MF7-MF0) (ID7-ID0)
(MF7-MF0) (ID15-ID8) (ID7-ID0)

ID JEDEC (4) 9Fh
Fabricante Tipo de memoria Capacidad
Deshabilitar IPQ FFh
Habilitar reinicio 66h
Reiniciar 99h
- 24 -
W25Q64FV
Notas:
1. Los bytes de datos se desplazan primero con el bit más significativo. Los campos de bytes con datos entre paréntesis "( )" indican la
salida de datos del dispositivo en 1, 2 o 4 pines IO.
2. El contenido del registro de estado y la identificación del dispositivo se repetirán continuamente hasta que /CS finalice la instrucción.
3. Se requiere al menos un byte de entrada de datos para el programa de página, el programa de cuatro páginas y los registros de
seguridad del programa, hasta 256 bytes de entrada de datos. Si se envían más de 256 bytes de datos al dispositivo, el
direccionamiento se ajustará al principio de la página y sobrescribirá los datos enviados previamente.
4. Consulte la tabla de identificación del fabricante y del dispositivo para obtener información sobre la identificación del dispositivo.
5. Dirección del Registro de Seguridad:

Registro de Seguridad 1: A23-16 = 00h; A15-8 = 10h; A7-0 = dirección de bytes
6. Formato de entrada de dirección Dual SPI:
IO0 = A22, A20, A18, A16, A14, A12, A10, A8 A6, A4, A2, A0, M6, M4, M2, M0
IO1 = A23, A21, A19, A17, A15, A13, A11, A9 A7, A5, A3, A1, M7, M5, M3, M1
7. Formato de salida de datos Dual SPI:
IO0 = (D6, D4, D2, D0)
IO1 = (D7, D5, D3, D1)
8. Formato de entrada de dirección Quad SPI: Establecer ráfaga con formato de entrada Wrap:
IO0 = A20, A16, A12, A8, A4, A0, M4, M0 IO1 = A21, IO0 = x, x, x, x, x, x, W4, x
A17, A13, A9, A5, A1, M5, M1 IO2 = A22, A18, A14, IO1 = x, x, x, x, x, x, W5, x
A10, A6, A2, M6, M2 IO3 = A23, A19, A15, A11, A7, IO2 = x, x, x, x, x, x, W6, x
A3, M7, M3 IO3 = x, x, x, x, x, x, x, x
9. Formato de entrada/salida de datos Quad SPI:
IO0 = (D4, D0, …..)
IO1 = (D5, D1, …..)
IO2 = (D6, D2, …..)
IO3 = (D7, D3, …..)
10. Formato de salida de datos de E/S cuádruple de lectura rápida:
IO0 = (x, x, x, x, D4, D0, D4, D0)
IO1 = (x, x, x, x, D5, D1, D5, D1)
IO2 = (x, x, x, x, D6, D2, D6, D2)
IO3 = (x, x, x, x, D7, D3, D7, D3)
11. Formato de salida de datos de E/S cuádruple de lectura de palabras:
IO0 = (x, x, D4, D0, D4, D0, D4, D0)
IO1 = (x, x, D5, D1, D5, D1, D5, D1)
IO2 = (x, x, D6, D2, D6, D2, D6, D2)
IO3 = (x, x, D7, D3, D7, D3, D7, D3)
12. Para Word Read Quad I/O, el bit de dirección más bajo debe ser 0. (A0 = 0)
13. Para E/S cuádruple de lectura de palabra octal, los cuatro bits de dirección más bajos deben ser 0. (A3, A2, A1, A0 = 0)
14. Comando QPI, dirección, formato de entrada/salida de datos:
CLK # 0 1 2 3 4 5 6 7 8 9 10 11
IO0 = C4, C0, A20, A16, A12, A8, A4, A0, D4, D0, D4, D0
IO1 = C5, C1, A21, A17, A13, A9, A5, A1, D5, D1, D5, D1
IO2 = C6, C2, A22, A18, A14, A10, A6, A2, D6, D2, D6, D2
IO3 = C7, C3, A23, A19, A15, A11, A7, A3, D7, D3, D7, D3
15. El número de relojes ficticios para QPI Fast Read, QPI Fast Read Quad I/O y QPI Burst Read with Wrap es
controlado por el parámetro de lectura P7 – P4.
16. El parámetro de lectura P3 – P0 controla la longitud envolvente para la lectura de ráfagas QPI con ajuste.

- 25 - Revisión K
W25Q64FV
7.2.6 Escritura habilitada (06h)

La instrucción de habilitación de escritura (Figura 5) establece el bit de enganche de habilitación de escritura (WEL) en el registro de
estado a 1. El bit WEL debe establecerse antes de cada programa de página, programa de página cuádruple, borrado de sector,
borrado de bloque, borrado de chip, Instrucción Escribir registro de estado y borrar/programar registros de seguridad. La instrucción
de habilitación de escritura se ingresa poniendo /CS en nivel bajo, cambiando el código de instrucción "06h" al pin de entrada de
datos (DI) en el flanco ascendente de CLK y luego poniendo /CS en nivel alto.
/CS
/CS
Modo 3 0 1 Modo 3
CLK Modo 0 Modo 0
Modo 3 0 1 2 3 4 5 6 7 Modo 3 Instrucción
CLK 06h
Modo 0 Modo 0
100
Instrucción (06h)
DE
(100 ) IO1
HACER Alta impedancia IO2

(IO1 )
IO3
Figura 5. Instrucción de activación de escritura para el modo SPI (izquierda) o el modo QPI (derecha)
7.2.7 Habilitación de escritura para registro de estado volátil (50h)

Los bits de registro de estado no volátiles descritos en la sección 7.1 también se pueden escribir como bits volátiles. Esto brinda más
flexibilidad para cambiar la configuración del sistema y los esquemas de protección de la memoria rápidamente sin esperar los
típicos ciclos de escritura de bits no volátiles o afectar la resistencia de los bits no volátiles del registro de estado. Para escribir los
valores volátiles en los bits del registro de estado, se debe emitir la instrucción Habilitar escritura para registro de estado volátil (50h)
antes de una instrucción Escribir registro de estado (01h). La instrucción Write Enable for Volatile Status Register (Figura 6) no
establecerá el bit Write Enable Latch (WEL), solo es válida para que la instrucción Write Status Register cambie los valores de bits
del registro de estado volátil.
/CS
Modo 3 01 Modo 3
/CS
CLK Modo 0 Modo 0
CLK 50h
Modo 0 Modo 0
100
Instrucción (50h)
DE
(100 ) IO1
HACER Alta impedancia

IO2
(IO1 )
IO3
Figura 6. Habilitación de escritura para instrucción de registro de estado volátil para modo SPI (izquierda) o modo QPI (derecha)
- 26 -
W25Q64FV
7.2.8 Escritura desactivada (04h)

La instrucción de desactivación de escritura (Figura 7) restablece el bit de bloqueo de habilitación de escritura (WEL) en el registro de
estado a 0. La instrucción de desactivación de escritura se ingresa conduciendo /CS bajo, cambiando el código de instrucción "04h" al pin
DI y luego conducción /CS alto. Tenga en cuenta que el bit WEL se restablece automáticamente después del encendido y al completar el
registro de estado de escritura, los registros de seguridad de borrado/programación, el programa de página, el programa de página
cuádruple, el borrado de sector, el borrado de bloque, el borrado de chip y las instrucciones de reinicio.
/CS
Modo 3 0 1 Modo 3
/CS
CLK Modo 0 Modo 0
CLK 04h
Modo 0 Modo 0
100
Instrucción (04h)
DE
(100 ) IO1

IO2
(IO1 )
IO3
Figura 7. Instrucción de desactivación de escritura para el modo SPI (izquierda) o el modo QPI (derecha)
7.2.9 Lectura de registro de estado-1 (05h) y Lectura de registro de estado-2 (35h)

Las instrucciones de lectura del registro de estado permiten leer los registros de estado de 8 bits. La instrucción se ingresa conduciendo /
CS bajo y cambiando el código de instrucción "05h" para el Registro de estado-1 o "35h" para el Registro de estado-2 en el pin DI en el
borde ascendente de CLK. Los bits del registro de estado luego se desplazan en el pin DO en el borde descendente de CLK con el bit
más significativo (MSB) primero como se muestra en la Figura 8. Los bits del registro de estado se muestran en la Figura 4a y 4b e
incluyen BUSY, WEL, Bits BP2-BP0, TB, SEC, SRP0, SRP1, QE, LB3-0, CMP y SUS (consulte la sección Registro de estado anteriormente
en esta hoja de datos).
La instrucción de registro de estado de lectura se puede utilizar en cualquier momento, incluso mientras un ciclo de registro de estado de
programa, borrado o escritura está en curso. Esto permite verificar el bit de estado BUSY para determinar cuándo se completa el ciclo y
si el dispositivo puede aceptar otra instrucción. El Registro de estado se puede leer de forma continua, como se muestra en la Figura 8.
La instrucción se completa poniendo /CS en alto.
/CS
Modo 3 0 1 2 3 45 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
CLK
Modo 0
Instrucción (05h o 35h)
DE
(100 )
Registro de estado 1 o 2 fuera Registro de estado 1 o 2 fuera

7 654 32 1 07 6 54 32 1 07
(IO1 )
= MSB *
* *
Figura 8a. Instrucción de registro de estado de lectura (modo SPI)

- 27 - Revisión K
W25Q64FV
/CS
Modo 3 0 1 2345
CLK Modo 0
Instrucción
05h o 35h
100 4 0 4 0 4
IO1 5 1 5 1 5
IO2 6 2 6 2 6
IO3 7 3 7 3 7
SR1 o SR2 SR1 o SR2

afuera afuera
Figura 8b. Instrucción de registro de estado de lectura (modo QPI)
7.2.10 Registro de estado de escritura (01h)
La instrucción Escribir registro de estado permite escribir el registro de estado. Solo los bits de registro de estado no volátiles SRP0,
SEC, TB, BP2, BP1, BP0 (bits 7 a 2 del registro de estado-1) y CMP, LB3, LB2, LB1, QE, SRP1 (bits 14 a 8 del registro de estado-
2) se puede escribir. Todas las demás ubicaciones de bit de registro de estado son de solo lectura y no se verán afectadas por la
instrucción de registro de estado de escritura. LB3-0 son bits OTP no volátiles, una vez que se establece en 1, no se puede borrar a
0. Los bits de registro de estado se muestran en la Figura 4a y 4b, y se describen en 7.1.
Para escribir bits de registro de estado no volátiles, se debe haber ejecutado previamente una instrucción estándar de habilitación de
escritura (06h) para que el dispositivo acepte la instrucción de registro de estado de escritura (el bit de registro de estado WEL debe
ser igual a 1). Una vez habilitada la escritura, la instrucción se ingresa conduciendo /CS a nivel bajo, enviando el código de instrucción
"01h" y luego escribiendo el byte de datos del registro de estado como se ilustra en la figura 9.
Para escribir bits de registro de estado volátiles, se debe haber ejecutado una instrucción de habilitación de escritura para registro de
estado volátil (50h) antes de la instrucción de registro de estado de escritura (el bit de registro de estado WEL permanece en 0).
Sin embargo, SRP1 y LB3, LB2, LB1 no se pueden cambiar de "1" a "0" debido a la protección OTP para estos bits. Tras el apagado
o la ejecución de una instrucción "Reset (99h)", los valores de bits de registro de estado volátiles se perderán y los valores de bits de
registro de estado no volátiles se restaurarán.
Para completar la instrucción de registro de estado de escritura, el pin /CS debe llevarse a nivel alto después del octavo o decimosexto
bit de datos registrado. Si esto no se hace, la instrucción de registro de estado de escritura no se ejecutará. Si /CS se eleva después
del octavo reloj (compatible con la serie 25X), los bits CMP, QE y SRP1 se borrarán a 0.
Durante la operación de escritura del registro de estado no volátil (06h combinadas con 01h), después de que /CS se eleva, el ciclo
de registro de estado de escritura autotemporizado comenzará durante un tiempo de duración de tW (consulte Características de CA).
Mientras el ciclo de registro de estado de escritura está en progreso, aún se puede acceder a la instrucción de registro de estado de
lectura para verificar el estado del bit OCUPADO. El bit BUSY es un 1 durante el ciclo de registro de estado de escritura y un 0
cuando el ciclo finaliza y está listo para aceptar otras instrucciones nuevamente. Una vez finalizado el ciclo del registro de estado de
escritura, el bit de bloqueo de habilitación de escritura (WEL) en el registro de estado se borrará a 0.
- 28 -
W25Q64FV
Durante la operación de escritura del registro de estado volátil (50 h combinadas con 01 h), después de que /CS se eleva, los bits del registro de estado se
actualizarán a los nuevos valores dentro del período de tiempo de tSHSL2 (consulte Características de CA). El bit BUSY permanecerá en 0 durante el período
de actualización del bit de registro de estado.
La instrucción Escribir registro de estado se puede utilizar tanto en el modo SPI como en el modo QPI. Sin embargo, el bit QE no se puede escribir cuando el
dispositivo está en el modo QPI, porque se requiere QE=1 para que el dispositivo ingrese y funcione en el modo QPI.
Consulte 7.1 para obtener descripciones detalladas de los bits de registro de estado. El valor predeterminado de fábrica para todos los bits de registro de
estado es 0.
/CS
Modo 3 0 1 234567 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 Modo 3

CLK
Modo 0 Modo 0
Instrucción (01h) Registro de estado 1 en Registro de estado 2 en
DE
7654 32 1 0 15 14 13 12 11 10 9 8
(100 )
* *
(IO1 )
= MSB *
Figura 9a. Instrucción de registro de estado de escritura (modo SPI)
/CS
Modo 3 0 1 2 345 Modo 3

CLK Modo 0 Modo 0
Instrucción
SR1 en SR2 en
01h
100 4 0 12 8
IO1 5 1 13 9
IO2 6 2 14 10
IO3 7 3 15 11
Figura 9b. Instrucción de registro de estado de escritura (modo QPI)

- 29 - Revisión K
W25Q64FV
7.2.11 Leer datos (03h)

La instrucción Read Data permite leer secuencialmente uno o más bytes de datos de la memoria. La instrucción se inicia
poniendo el pin /CS bajo y luego cambiando el código de instrucción "03h" seguido de una dirección de 24 bits (A23-A0)
en el pin DI. Los bits de código y dirección están enganchados en el borde ascendente del pin CLK. Después de recibir la
dirección, el byte de datos de la ubicación de memoria direccionada se desplazará en el pin DO en el borde descendente
de CLK con el bit más significativo (MSB) primero. La dirección se incrementa automáticamente a la siguiente dirección
más alta después de que cada byte de datos se desplaza, lo que permite un flujo continuo de datos. Esto significa que se
puede acceder a toda la memoria con una sola instrucción mientras el reloj continúa. La instrucción se completa
conduciendo /CS alto.
La secuencia de instrucciones de lectura de datos se muestra en la figura 10. Si se emite una instrucción de lectura de
datos mientras se está procesando un ciclo de borrado, programación o escritura (BUSY=1), la instrucción se ignora y no
tendrá ningún efecto en el ciclo actual. La instrucción Read Data permite velocidades de reloj desde DC hasta un máximo de fR
(ver Características eléctricas de CA).
La instrucción Leer datos (03h) solo se admite en el modo SPI estándar.
/CS
Modo 3 0 1 23 45 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
CLK
Modo 0
Instrucción (03h) Dirección de 24 bits
DE
23 22 21 32 1 0
(100 )
* Salida de datos 1
7 sesenta y cinco 4 32 1 0 7
(IO1 )
= MSB * *
Figura 10. Instrucción de lectura de datos (solo modo SPI)
- 30 -
W25Q64FV
7.2.12 Lectura rápida (0Bh)

La instrucción de lectura rápida es similar a la instrucción de lectura de datos, excepto que puede operar a la frecuencia
más alta posible de FR (consulte Características eléctricas de CA). Esto se logra agregando ocho relojes "ficticios"
después de la dirección de 24 bits, como se muestra en la figura 11. Los relojes ficticios permiten que los circuitos
internos de los dispositivos tengan tiempo adicional para configurar la dirección inicial. Durante los relojes ficticios, el
valor de los datos en el pin DO es un "no importa".
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
CLK
Modo 0
Instrucción (0Bh) Dirección de 24 bits
DE
23 22 21 3 2 1 0
(100 )
*
(IO1 )
= MSB *
/CS
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55
CLK
Relojes ficticios
DE
0
(100 )
Salida de datos 1 Salida de datos 2

7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7
(IO1 )
* *
Figura 11a. Instrucción de lectura rápida (modo SPI)

- 31 - Revisión K
W25Q64FV
Lectura rápida (0Bh) en modo QPI
La instrucción de lectura rápida también se admite en el modo QPI. Cuando el modo QPI está habilitado, la cantidad
de relojes ficticios se configura mediante la instrucción "Establecer parámetros de lectura (C0h)" para adaptarse a una
amplia gama de aplicaciones con diferentes necesidades de frecuencia máxima de lectura rápida o latencia mínima
de acceso a datos. Según la configuración de lectura de bits de parámetro P[5:4], la cantidad de relojes ficticios se
puede configurar como 2, 4, 6 u 8. La cantidad predeterminada de relojes ficticios al encender o después de una
instrucción de reinicio es 2.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13
CLK Modo 0
Instrucción Cambio de E/S de
A23-16 A15-8 A7-0 ficticia*
0Bh Entrada a salida
100 20 16 12 8 40 40 40 40 4
IO1 21 17 13 9 5 1 5 1 5 1 5 1 5
IO2 22 18 14 10 6 2 6 2 6 2 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7 3 7
byte 1 byte 2
* La instrucción "Establecer parámetros de lectura" (C0h) puede establecer

el número de relojes ficticios.
Figura 11b. Instrucción de lectura rápida (modo QPI)
- 32 -
W25Q64FV
7.2.13 Salida dual de lectura rápida (3Bh)

La instrucción de lectura rápida de doble salida (3Bh) es similar a la instrucción estándar de lectura rápida (0Bh), excepto
que los datos se emiten en dos pines; IO0 y IO1. Esto permite transferir datos desde el W25Q64FV al doble de velocidad
que los dispositivos SPI estándar. La instrucción Fast Read Dual Output es ideal para descargar rápidamente código de
Flash a RAM al momento del encendido o para aplicaciones que almacenan en caché segmentos de código en RAM para su
ejecución.
De manera similar a la instrucción de lectura rápida, la instrucción de salida doble de lectura rápida puede funcionar a la
frecuencia más alta posible de FR (consulte Características eléctricas de CA). Esto se logra agregando ocho relojes "ficticios"
después de la dirección de 24 bits, como se muestra en la Figura 12. Los relojes ficticios permiten que los circuitos internos
del dispositivo dispongan de tiempo adicional para configurar la dirección inicial. Los datos de entrada durante los relojes
ficticios son "no importa". Sin embargo, el pin IO0 debe ser de alta impedancia antes del flanco descendente del primer reloj
de salida de datos.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
CLK Modo 0
DE
23 22 21 3 2 1 0
(100 )
*
(IO1 )
= MSB *
/CS
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55
CLK
Relojes ficticios
IO0 cambia de
Entrada a salida
DE
0 642 0 6 4 2 0 6 4 2 0 6 4 2 0 6
(100 )

7 5 3 1 7 5 3 1 7 5 3 1 7 5 3 1 7
(IO1 )
* Salida de datos 1
* Salida de datos 2
* Salida de datos 3
* Salida de datos 4
Figura 12. Instrucción de salida dual de lectura rápida (solo modo SPI)

- 33 - Revisión K
W25Q64FV
7.2.14 Salida cuádruple de lectura rápida (6Bh)

La instrucción Fast Read Quad Output (6Bh) es similar a la instrucción Fast Read Dual Output (3Bh), excepto que los
datos se emiten en cuatro pines, IO0, IO1, IO2 e IO3. Se debe ejecutar una habilitación cuádruple del registro de
estado 2 antes de que el dispositivo acepte la instrucción de salida cuádruple de lectura rápida (bit de registro de estado QE
debe ser igual a 1). La instrucción de salida cuádruple de lectura rápida permite transferir datos desde el W25Q64FV
a cuatro veces la velocidad de los dispositivos SPI estándar.
La instrucción Fast Read Quad Output puede funcionar a la frecuencia más alta posible de FR (consulte Características eléctricas de CA).
Esto se logra agregando ocho relojes "ficticios" después de la dirección de 24 bits, como se muestra en la Figura 13. Los relojes ficticios
permiten que los circuitos internos del dispositivo dispongan de tiempo adicional para configurar la dirección inicial. Los datos de entrada
durante los relojes ficticios son "no importa". Sin embargo, los pines IO deben ser de alta impedancia antes del flanco descendente del
primer reloj de salida de datos.
/CS
Modo 3 012345 6 7 8 9 10 28 29 30 31
CLK Modo 0
100 23 22 21 3 2 1 0
Alta impedancia
*
IO1
Alta impedancia
IO2
Alta impedancia
IO3
= MSB *
/CS
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
CLK
Relojes ficticios IO0 cambia de

Entrada a salida
100 0 40 40 40 40 4
Alta impedancia
IO1 5 1 5 1 5 1 5 1 5
Alta impedancia
IO2 62 62 6 2 6 2 6
Alta impedancia
IO3 7 3 7 3 7 3 7 3 7
byte 1 Cambio 2 Cambio 3 Cambio 4
Figura 13. Instrucción de salida cuádruple de lectura rápida (solo modo SPI)
- 34 -
W25Q64FV
7.2.15 E/S dual de lectura rápida (BBh)

La instrucción Fast Read Dual I/O (BBh) permite un acceso aleatorio mejorado mientras mantiene dos pines IO, IO0 e IO1. Es
similar a la instrucción Fast Read Dual Output (3Bh) pero con la capacidad de ingresar los bits de dirección (A23-0) dos bits
por reloj. Esta sobrecarga de instrucciones reducida puede permitir la ejecución de código (XIP) directamente desde Dual SPI
en algunas aplicaciones.
E/S doble de lectura rápida con “modo de lectura continua”
La instrucción de E/S doble de lectura rápida puede reducir aún más la sobrecarga de instrucciones mediante la configuración
de los bits de "Modo de lectura continua" (M7-0) después de los bits de dirección de entrada (A23-0), como se muestra en la
Figura 14a. El nibble superior de (M7-4) controla la longitud de la siguiente instrucción de E/S dual de lectura rápida a través
de la inclusión o exclusión del código de instrucción del primer byte. Los bits de mordisco inferiores del (M3-0) son indiferentes
("x"). Sin embargo, los pines IO deben ser de alta impedancia antes del flanco descendente del primer reloj de salida de datos.
Si los bits del "Modo de lectura continua" M5-4 = (1,0), entonces la siguiente instrucción de E/S dual de lectura rápida (después
de que /CS se eleve y luego se reduzca) no requiere el código de instrucción BBh, como se muestra en la Figura 14b. Esto
reduce la secuencia de instrucciones en ocho relojes y permite que la dirección de lectura se ingrese inmediatamente después
de que /CS se establezca como bajo. Si los bits M5-4 del “Modo de lectura continua” no son iguales a (1,0), la siguiente
instrucción (después de que /CS se eleve y luego se reduzca) requiere el código de instrucción del primer byte, volviendo así
a la operación normal. Se recomienda ingresar FFFFh en IO0 para la siguiente instrucción (16 relojes), para garantizar que M4
= 1 y que el dispositivo regrese a su funcionamiento normal.
/CS
Modo 3 0 1 2 34 56 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
CLK
Modo 0
Instrucción (BBh) A23-16 A15-8 A7-0 M7-0
DE
22 20 18 16 14 12 10 8 6 4 2 0 64 2 0
(100 )
HACER
23 21 19 17 15 13 11 9 7 5 3 1 75 3 1
(IO1 )
= MSB *
* *
/CS
23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39
CLK
Cambio de E/S de
Entrada a salida
DE
0 6 4 20 64 2 0 6 42 0 6 4 20 6
(100 )
HACER
1 7 5 3 1 7 5 3 1 7 53 1 7 5 3 1 7
(IO1 )
* byte 1 * byte 2 * byte 3 * byte 4
Figura 14a. Instrucción de E/S dual de lectura rápida (instrucción inicial o anterior M5-4 ÿ 10, solo modo SPI)

- 35 - Revisión K
W25Q64FV
/CS
Modo 3 01234567 8 9 10 11 12 13 14 15
CLK
Modo 0
A23-16 A15-8 A7-0 M7-0

DE
22 20 18 16 14 12 10 8 6 4 2 0 6 4 2 0
(100 )
HACER
23 21 19 17 15 13 11 9 7 5 3 1 7 5 3 1
(IO1 )
* *
= MSB *
/CS
15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
CLK
Cambio de E/S de
Entrada a salida
DE
0 6420 6420 6420 6420 6
(100 )
HACER
1 7531 7531 7531 7531 7
(IO1 )
* byte 1 * byte 2 * byte 3 * byte 4
Figura 14b. Instrucción de E/S dual de lectura rápida (conjunto de instrucciones anterior M5-4 = 10, solo modo SPI)
- 36 -
W25Q64FV
7.2.16 E/S cuádruple de lectura rápida (EBh)

La instrucción Fast Read Quad I/O (EBh) es similar a la instrucción Fast Read Dual I/O (BBh), excepto que la dirección y los bits
de datos se ingresan y se emiten a través de cuatro pines IO0, IO1, IO2 e IO3 y cuatro relojes ficticios. requerido en el modo SPI
antes de la salida de datos. Quad I/O reduce drásticamente la sobrecarga de instrucciones, lo que permite un acceso aleatorio
más rápido para la ejecución de código (XIP) directamente desde Quad SPI. El bit de habilitación cuádruple (QE) del registro de
estado 2 debe configurarse para habilitar la instrucción de E/S cuádruple de lectura rápida.
E/S cuádruple de lectura rápida con “modo de lectura continua”

La instrucción de E/S cuádruple de lectura rápida puede reducir aún más la sobrecarga de instrucciones mediante la configuración
de los bits de "Modo de lectura continua" (M7-0) después de los bits de dirección de entrada (A23-0), como se muestra en la
Figura 15a. El nibble superior de (M7-4) controla la longitud de la siguiente instrucción de E/S cuádruple de lectura rápida a
través de la inclusión o exclusión del código de instrucción del primer byte. Los bits de mordisco inferiores del (M3-0) son
indiferentes ("x"). Sin embargo, los pines IO deben ser de alta impedancia antes del flanco descendente del primer reloj de salida de datos.
Si los bits del "Modo de lectura continua" M5-4 = (1,0), entonces la siguiente instrucción de E/S cuádruple de lectura rápida
(después de que /CS se eleve y luego se reduzca) no requiere el código de instrucción EBh, como se muestra en la Figura 15b.
Esto reduce la secuencia de instrucciones en ocho relojes y permite que la dirección de lectura se ingrese inmediatamente
después de que /CS se establezca como bajo. Si los bits M5-4 del “Modo de lectura continua” no son iguales a (1,0), la siguiente
instrucción (después de que /CS se eleve y luego se reduzca) requiere el código de instrucción del primer byte, volviendo así a
la operación normal. Se recomienda ingresar FFh en IO0 para la siguiente instrucción (8 relojes), para garantizar que M4 = 1 y
que el dispositivo vuelva a funcionar normalmente.
/CS
Modo 3 01 2345 6 789 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK Modo 0
Cambio de E/S de
Instrucción (EBh) A23-16 A15-8 A7-0 M7-0 maniquí maniquí
Entrada a salida
100 20 16 12 8 40 40 40 40 4
IO1 21 17 13 9 51 5 1 5 1 51 5
IO2 22 18 14 10 62 62 62 62 6
IO3 23 19 15 11 73 73 73 73 7
byte 1 byte 2 byte 3
Figura 15a. Instrucción de E/S cuádruple de lectura rápida (instrucción inicial o anterior M5-4ÿ10, modo SPI)

- 37 - Revisión K
W25Q64FV
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
CLK Modo 0
Cambio de E/S de
A23-16 A15-8 A7-0 M7-0 maniquí maniquí Entrada a salida
100 20 16 12 8 40 40 40 40 4
IO1 21 17 13 9 5 1 5 1 5 1 5 1 5
IO2 22 18 14 10 62 62 6 2 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7 3 7
Figura 15b. Instrucción de E/S cuádruple de lectura rápida (conjunto de instrucciones anterior M5-4 = 10, modo SPI)
E/S cuádruple de lectura rápida con “8/16/32/64-Byte Wrap Around” en modo SPI estándar
La instrucción de E/S cuádruple de lectura rápida también se puede usar para acceder a una parte específica dentro de una
página emitiendo un comando "Establecer ráfaga con ajuste" (77h) antes de EBh. El comando "Establecer ráfaga con
ajuste" (77h) puede habilitar o deshabilitar la función "Envolvente" para los siguientes comandos EBh. Cuando "Wrap
Around" está habilitado, los datos a los que se accede se pueden limitar a una sección de 8, 16, 32 o 64 bytes de una
página de 256 bytes. Los datos de salida comienzan en la dirección inicial especificada en la instrucción, una vez que
alcanzan el límite final de la sección de 8/16/32/64 bytes, la salida se ajustará al límite inicial automáticamente hasta que /
CS se suba para terminar El comando.
La función Burst with Wrap permite que las aplicaciones que utilizan la memoria caché busquen rápidamente una dirección
crítica y luego llenen la memoria caché dentro de una longitud fija (8/16/32/64 bytes) de datos sin emitir múltiples comandos
de lectura.
La instrucción "Establecer ráfaga con envoltura" permite configurar tres "Bits de envoltura", W6-4. El bit W4 se usa para
habilitar o deshabilitar la operación "Wrap Around", mientras que los W6-5 se usan para especificar la longitud de la sección
wrap around dentro de una página. Ver 7.2.19 para descripciones detalladas.
- 38 -
W25Q64FV
E/S cuádruple de lectura rápida (EBh) en modo QPI
La instrucción Fast Read Quad I/O también se admite en el modo QPI, como se muestra en la Figura 15c. Cuando el modo QPI está
habilitado, la cantidad de relojes ficticios se configura mediante la instrucción "Establecer parámetros de lectura (C0h)" para adaptarse
a una amplia gama de aplicaciones con diferentes necesidades de frecuencia máxima de lectura rápida o latencia mínima de acceso
a datos. Según la configuración de lectura de bits de parámetro P[5:4], la cantidad de relojes ficticios se puede configurar como 2, 4,
6 u 8. La cantidad predeterminada de relojes ficticios al encender o después de una instrucción de reinicio es 2. En En el modo QPI,
los bits M7-0 del "Modo de lectura continua" también se consideran relojes ficticios. En la configuración predeterminada, la salida de
datos seguirá inmediatamente a los bits del modo de lectura continua.
La función "Modo de lectura continua" también está disponible en el modo QPI para la instrucción de E/S cuádruple de lectura rápida.
Consulte la descripción en las páginas anteriores.
La función "Wrap Around" no está disponible en el modo QPI para la instrucción de E/S cuádruple de lectura rápida. Para realizar
una operación de lectura con ajuste de longitud de datos fija en el modo QPI, se debe usar una instrucción dedicada de "Lectura en
ráfaga con ajuste" (0Ch). Consulte 7.2.39 para obtener más detalles.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14
CLK Modo 0
A23-16 A15-8 A7-0 M7-0*
EBh Entrada a salida
100 20 16 12 8 40 40 40 40 4
IO1 21 17 13 9 51 51 51 51 5
IO2 22 18 14 10 62 62 62 62 6
IO3 23 19 15 11 73 73 73 73 7
* La instrucción "Establecer parámetros de lectura" (C0h) puede

establecer el número de relojes ficticios.
Figura 15c. Instrucción de E/S cuádruple de lectura rápida (instrucción inicial o anterior M5-4ÿ10, modo QPI)

- 39 - Revisión K
W25Q64FV
7.2.17 E/S cuádruple de lectura de palabras (E7h)

La instrucción Word Read Quad I/O (E7h) es similar a la instrucción Fast Read Quad I/O (EBh), excepto que el bit de dirección
más bajo (A0) debe ser igual a 0 y solo se requieren dos relojes ficticios antes de la salida de datos. Quad I/O reduce drásticamente
la sobrecarga de instrucciones, lo que permite un acceso aleatorio más rápido para la ejecución de código (XIP) directamente
desde Quad SPI. El bit de habilitación cuádruple (QE) del registro de estado 2 debe establecerse para habilitar la instrucción de E/
S cuádruple de lectura de palabra.
Word Read Quad I/O con “Modo de lectura continua”

La instrucción de E/S cuádruple de lectura de palabras puede reducir aún más la sobrecarga de instrucciones mediante la
configuración de los bits de "Modo de lectura continua" (M7-0) después de los bits de dirección de entrada (A23-0), como se
muestra en la Figura 16a. El nibble superior de (M7-4) controla la longitud de la siguiente instrucción de E/S cuádruple de lectura
rápida a través de la inclusión o exclusión del código de instrucción del primer byte. Los bits de mordisco inferiores del (M3-0) son
indiferentes ("x"). Sin embargo, los pines IO deben ser de alta impedancia antes del flanco descendente del primer reloj de salida de datos.
Si los bits del "Modo de lectura continua" M5-4 = (1,0), entonces la siguiente instrucción de E/S cuádruple de lectura rápida
(después de que /CS se eleve y luego se reduzca) no requiere el código de instrucción E7h, como se muestra en la Figura 16b.
Esto reduce la secuencia de instrucciones en ocho relojes y permite que la dirección de lectura se ingrese inmediatamente
después de que /CS se establezca como bajo. Si los bits M5-4 del “Modo de lectura continua” no son iguales a (1,0), la siguiente
instrucción (después de que /CS se eleve y luego se reduzca) requiere el código de instrucción del primer byte, volviendo así a la
operación normal. Se recomienda ingresar FFh en IO0 para la siguiente instrucción (8 relojes), para garantizar que M4 = 1 y que
el dispositivo vuelva a funcionar normalmente.
/CS
Modo 3 0 1 2 3 4 5 6 7 89 10 11 12 13 14 15 16 17 18 19 20 21
CLK Modo 0
Cambio de E/S de
Instrucción (E7h) A23-16 A15-8 A7-0 M7-0 Ficticio
Entrada a salida
100 20 16 12 8 4 0 4 0 4 0 4 0 4
IO1 21 17 13 9 5 1 5 1 5 1 5 1 5
IO2 22 18 14 10 6 2 6 2 6 2 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7 3 7
Figura 16a. Instrucción de E/S cuádruple de lectura de palabras (instrucción inicial o anterior M5-4 ÿ 10, solo modo SPI)
- 40 -
W25Q64FV
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13
CLK Modo 0
Cambio de E/S de
A23-16 A15-8 A7-0 M7-0 Ficticio
Entrada a salida
100 20 16 12 8 40 40 40 40 4
IO1 21 17 13 9 51 5 1 5 1 5 1 5
IO2 22 18 14 10 62 62 62 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7 3 7
Figura 16b. Instrucción de E/S cuádruple de lectura de palabras (conjunto de instrucciones anterior M5-4 = 10, solo modo SPI)
Word Read Quad I/O con “8/16/32/64-Byte Wrap Around” en modo SPI estándar
La instrucción Word Read Quad I/O también se puede usar para acceder a una parte específica dentro de una página
emitiendo un comando "Establecer ráfaga con ajuste" (77h) antes de E7h. El comando "Establecer ráfaga con ajuste" (77h)
puede habilitar o deshabilitar la función "Envolvente" para los siguientes comandos E7h. Cuando "Wrap Around" está
habilitado, los datos a los que se accede se pueden limitar a una sección de 8, 16, 32 o 64 bytes de una página de 256
bytes. Los datos de salida comienzan en la dirección inicial especificada en la instrucción, una vez que alcanzan el límite
final de la sección de 8/16/32/64 bytes, la salida se ajustará al límite inicial automáticamente hasta que /CS se suba para
terminar El comando.
La función Burst with Wrap permite que las aplicaciones que utilizan la memoria caché busquen rápidamente una dirección
crítica y luego llenen la memoria caché dentro de una longitud fija (8/16/32/64 bytes) de datos sin emitir múltiples comandos
de lectura.
La instrucción "Establecer ráfaga con envoltura" permite configurar tres "Bits de envoltura", W6-4. El bit W4 se usa para
habilitar o deshabilitar la operación "Wrap Around", mientras que los W6-5 se usan para especificar la longitud de la sección
wrap around dentro de una página. Ver 7.2.19 para descripciones detalladas.

- 41 - Revisión K
W25Q64FV
7.2.18 E/S cuádruple de lectura de palabra octal (E3h)

La instrucción de E/S cuádruple de lectura de palabra octal (E3h) es similar a la instrucción de E/S cuádruple de lectura rápida
(EBh), excepto que los cuatro bits de dirección inferiores (A0, A1, A2, A3) deben ser iguales a 0. Como resultado, los relojes ficticios
no son necesarios, lo que reduce aún más la sobrecarga de instrucciones, lo que permite un acceso aleatorio aún más rápido para
la ejecución de código (XIP). El bit de habilitación cuádruple (QE) del registro de estado 2 debe configurarse para habilitar la palabra octal.
Lea la instrucción Quad I/O.
E/S cuádruple de lectura de palabra octal con “modo de lectura continua”

La instrucción de E/S cuádruple de lectura de palabra octal puede reducir aún más la sobrecarga de instrucciones mediante la
configuración de los bits de "Modo de lectura continua" (M7-0) después de los bits de dirección de entrada (A23-0), como se muestra
en la Figura 17a. El nibble superior de (M7-4) controla la longitud de la siguiente instrucción de E/S cuádruple de lectura de palabra
octal a través de la inclusión o exclusión del código de instrucción del primer byte. Los bits de mordisco inferiores del (M3-0) son
indiferentes ("x"). Sin embargo, los pines IO deben ser de alta impedancia antes del flanco descendente del primer reloj de salida de
datos.
Si los bits del "Modo de lectura continua" M5-4 = (1,0), entonces la siguiente instrucción de E/S cuádruple de lectura rápida (después
de que /CS se eleve y luego se reduzca) no requiere el código de instrucción E3h, como se muestra en la Figura 17b. Esto reduce
la secuencia de instrucciones en ocho relojes y permite que la dirección de lectura se ingrese inmediatamente después de que /CS
se establezca como bajo. Si los bits M5-4 del “Modo de lectura continua” no son iguales a (1,0), la siguiente instrucción (después de
que /CS se eleve y luego se reduzca) requiere el código de instrucción del primer byte, volviendo así a la operación normal. Se
recomienda ingresar FFh en IO0 para la siguiente instrucción (8 relojes), para garantizar que M4 = 1 y que el dispositivo vuelva a
funcionar normalmente.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21
CLK Modo 0
Cambio de E/S de
Instrucción (E3h) A23-16 A15-8 A7-0 M7-0
Entrada a salida
100 20 16 12 8 4 0 4 0 4 0 4 0 4 0 4
IO1 21 17 13 9 5 1 5 1 5 1 5 1 5 1 5
IO2 22 18 14 10 6 2 6 2 6 2 6 2 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7 3 7 3 7
byte 1 byte 2 byte 3 byte 4
Figura 17a. Instrucción de E/S cuádruple de lectura de palabra octal (instrucción inicial o anterior M5-4 ÿ 10, solo modo SPI)
- 42 -
W25Q64FV
/CS
Modo 3 01 2345 67 8 9 10 11 12 13
CLK Modo 0
Cambio de E/S de
A23-16 A15-8 A7-0 M7-0
Entrada a salida
100 20 16 12 8 4 0 4 0 4 0 4 0 4 0 4
IO1 21 17 13 9 5 1 5 1 5 1 5 1 5 1 5
IO2 22 18 14 10 6 2 6 2 6 2 6 2 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7 3 7 3 7
byte 1 byte 2 byte 3 byte 4
Figura 17b. Instrucción de E/S cuádruple de lectura de palabra octal (conjunto de instrucciones anterior M5-4 = 10, solo modo SPI)

- 43 - Revisión K
W25Q64FV
7.2.19 Establecer ráfaga con envoltura (77h)
En el modo SPI estándar, la instrucción Set Burst with Wrap (77h) se usa junto con las instrucciones "Fast Read Quad I/O" y
"Word Read Quad I/O" para acceder a una longitud fija de 8/16/32/64 -sección de bytes dentro de una página de 256 bytes.
Ciertas aplicaciones pueden beneficiarse de esta función y mejorar el rendimiento general de ejecución del código del sistema.
Similar a una instrucción de E/S cuádruple, la instrucción Establecer ráfaga con envoltura se inicia bajando el pin /CS y luego
cambiando el código de instrucción "77h" seguido de 24 bits ficticios y 8 "Bits de envoltura", W7-0. La secuencia de instrucciones
se muestra en la Figura 18. El bit de ajuste W7 y el nibble inferior W3-0 no se utilizan.
W4 = 0 W4 =1 (POR DEFECTO)
W6, W5
Envolver alrededor Longitud de envoltura Longitud de envoltura envolvente
00 Sí 8 bytes No N/A
Una vez que se establece W6-4 mediante una instrucción Establecer ráfaga con envoltura, todas las siguientes instrucciones
de "E/S cuádruple de lectura rápida" y "E/S cuádruple de lectura de palabras" utilizarán la configuración W6-4 para acceder al
16/8/32. /sección de 64 bytes dentro de cualquier página. Para salir de la función "Wrap Around" y volver a la operación de
lectura normal, se debe emitir otra instrucción Set Burst with Wrap para establecer W4 = 1. El valor predeterminado de W4 al
encender es 1. En el caso de un reinicio del sistema mientras W4 = 0, se recomienda que el controlador emita una instrucción
Set Burst with Wrap para restablecer W4 = 1 antes de cualquier instrucción de lectura normal, ya que W25Q64FV no tiene un
pin de restablecimiento de hardware.
En el modo QPI, la instrucción "Burst Read with Wrap (0Ch)" debe usarse para realizar la operación de lectura con la función
"Wrap Around". La longitud de envoltura establecida por W5-4 en el modo SPI estándar sigue siendo válida en el modo QPI y
también se puede reconfigurar mediante la instrucción "Establecer parámetros de lectura (C0h)". Consulte 7.2.38 y 7.2.39 para
obtener más detalles.
/CS
Modo 3 0 1 2345 6 7 8 9 10 11 12 13 14 15 Modo 3

CLK Modo 0 Modo 0
no no no
Instrucción (77h) cuidado cuidado cuidado
Bit de envoltura
100 XX XX XX w4 X
IO1 XX XX XX w5 X
IO2 XX XX XX w6 X
IO3 XX XX XX XX
Figura 18. Establecer ráfaga con instrucción Wrap (modo SPI solamente)
- 44 -
W25Q64FV
7.2.20 Programa Página (02h)

La instrucción Page Program permite programar desde un byte hasta 256 bytes (una página) de datos en ubicaciones de
memoria previamente borradas (FFh). Se debe ejecutar una instrucción de habilitación de escritura antes de que el dispositivo
acepte la instrucción de programa de paginación (bit de registro de estado WEL= 1). La instrucción se inicia bajando el pin /
CS y luego cambiando el código de instrucción "02h" seguido de una dirección de 24 bits (A23-A0) y al menos un byte de
datos, en el pin DI. El pin /CS debe mantenerse bajo durante toda la instrucción mientras se envían datos al dispositivo. La
secuencia de instrucciones del programa de página se muestra en la Figura 19.
Si se va a programar una página completa de 256 bytes, el último byte de dirección (los 8 bits de dirección menos
significativos) debe establecerse en 0. Si el último byte de dirección no es cero y el número de relojes excede la longitud de
página restante, el el direccionamiento se ajustará al principio de la página. En algunos casos, se pueden programar menos
de 256 bytes (una página parcial) sin tener ningún efecto sobre otros bytes dentro de la misma página. Una condición para
realizar un programa de página parcial es que el número de relojes no pueda exceder la longitud restante de la página. Si
se envían más de 256 bytes al dispositivo, el direccionamiento se ajustará al principio de la página y sobrescribirá los datos
enviados previamente.
Al igual que con las instrucciones de escritura y borrado, el pin /CS debe ponerse alto después de que se haya enganchado
el octavo bit del último byte. Si esto no se hace, la instrucción del programa de página no se ejecutará. Después de que /CS
se eleva, la instrucción del programa de página autotemporizado comenzará durante un tiempo de duración de tpp (consulte
las características de CA). Mientras el ciclo de programa de página está en progreso, aún se puede acceder a la instrucción
de registro de estado de lectura para verificar el estado del bit OCUPADO. El bit BUSY es un 1 durante el ciclo de
programación de página y se convierte en 0 cuando finaliza el ciclo y el dispositivo está listo para aceptar otras instrucciones
nuevamente. Después de que el ciclo del programa de página haya terminado, el bit de enclavamiento de habilitación de
escritura (WEL) en el registro de estado se borra a 0. La instrucción del programa de página no se ejecutará si la página
direccionada está protegida por Block Protect (CMP, SEC, TB, BP2). , BP1 y BP0) bits.
/CS
Modo 3 01 23456 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
CLK
Modo 0
Instrucción (02h) Dirección de 24 bits Intercambio de datos 1
DE
23 22 21 32 1 0 7654321 0
(100 )
* *
= MSB *
/CS
39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 Modo 3
CLK Modo 0
Intercambio de datos 2 Intercambio de datos 3 Byte de datos 256
DE
0 7 6 5432 1 0 7654321 0 765432 1 0
(100 )
* * *
Figura 19a. Instrucción de programa de página (modo SPI)

- 45 - Revisión K
W25Q64FV
/CS
Modo 3 0 1 2 345 6 7 8 9 10 11 12 13 Modo 3

CLK Modo 0 Modo 0
Instrucción
A23-16 A15-8 A7-0 Byte1 byte 2 byte 3 byte 255 byte 256
02h
100 20 16 12 8 4 0 40 40 4 0 40 4 0
IO1 21 17 13 9 5 1 51 5 1 5 1 5 1 5 1
IO2 22 18 14 10 6 2 62 62 6 2 6 2 6 2
IO3 23 19 15 11 7 3 7 3 73 7 3 7 3 7 3
Figura 19b. Instrucción de programa de página (modo QPI)
- 46 -
W25Q64FV
7.2.21 Programa de página de entrada cuádruple (32h)

La instrucción del programa de cuatro páginas permite programar hasta 256 bytes de datos en ubicaciones de
memoria previamente borradas (FFh) utilizando cuatro pines: IO0, IO1, IO2 e IO3. El programa de página cuádruple
puede mejorar el rendimiento del programador PROM y las aplicaciones que tienen velocidades de reloj lentas <5 MHz.
Los sistemas con una velocidad de reloj más rápida no se beneficiarán mucho de la instrucción del programa de página cuádruple,
ya que el tiempo inherente del programa de página es mucho mayor que el tiempo que se tarda en registrar los datos.
Para usar el programa de página cuádruple, debe configurarse la habilitación cuádruple en el registro de estado-2 (QE=1). Se debe
ejecutar una instrucción de habilitación de escritura antes de que el dispositivo acepte la instrucción del programa de página
cuádruple (registro de estado-1, WEL=1). La instrucción se inicia bajando el pin /CS y luego cambiando el código de instrucción
"32h" seguido de una dirección de 24 bits (A23-A0) y al menos un byte de datos, en los pines IO. El pin /CS debe mantenerse bajo
durante toda la instrucción mientras se envían datos al dispositivo. Todas las demás funciones del programa de página cuádruple
son idénticas al programa de página estándar. La secuencia de instrucciones del programa de cuatro páginas se muestra en la
Figura 20.
/CS
Modo 3 0 1 234567 8 9 10 28 29 30 31
CLK Modo 0
100 23 22 21 3 2 1 0
*
IO1
IO2
IO3
= MSB *
/CS
31 32 33 34 35 36 37 Modo 3
CLK Modo 0
Byte Byte Byte Byte

byte 1 Intercambio 2 Intercambio 3
253 254 255 256
100 0 4 0 40 40 40 40 40 40
IO1 51 51 51 51 51 51 51
IO2 6 2 62 62 62 62 62 62
IO3 73 73 73 73 73 73 73
* * * * * * *
Figura 20. Instrucción de programa de página de entrada cuádruple (modo SPI solamente)

- 47 - Revisión K
W25Q64FV
7.2.22 Borrado de Sector (20h)

La instrucción Sector Erase establece toda la memoria dentro de un sector específico (4K-bytes) al estado borrado de todos los
1 (FFh). Se debe ejecutar una instrucción de habilitación de escritura antes de que el dispositivo acepte la instrucción de
borrado de sector (el bit de registro de estado WEL debe ser igual a 1). La instrucción se inicia poniendo el pin /CS en nivel bajo
y cambiando el código de instrucción "20h" seguido de una dirección de sector de 24 bits (A23-A0) (consulte la Figura 2). La
secuencia de instrucciones de borrado de sector se muestra en las Figuras 21a y 21b.
El pin /CS debe llevarse a nivel alto después de que se haya bloqueado el octavo bit del último byte. Si esto no se hace, la
instrucción de borrado de sector no se ejecutará. Después de que /CS se eleva, la instrucción de borrado de sector
autotemporizado comenzará por un tiempo de duración de tSE (consulte las características de CA). Mientras el ciclo de borrado
de sectores está en progreso, aún se puede acceder a la instrucción de registro de estado de lectura para verificar el estado del
bit OCUPADO. El bit BUSY es un 1 durante el ciclo de borrado de sectores y se convierte en un 0 cuando finaliza el ciclo y el
dispositivo está listo para aceptar otras instrucciones nuevamente. Después de que el ciclo de borrado de sector haya terminado,
el bit de bloqueo de habilitación de escritura (WEL) en el registro de estado se borra a 0. La instrucción de borrado de sector no
se ejecutará si la página direccionada está protegida por Block Protect (CMP, SEC, TB, BP2). , BP1 y BP0) bits (consulte la
tabla Protección de la memoria del registro de estado).
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 29 30 31 Modo 3
CLK Modo 0 Modo 0
DE
23 22 210
(100 )
*
(IO1 ) = MSB *
Figura 21a. Instrucción de borrado de sector (modo SPI)
/CS
Modo 3 0 1 2 3 4 5 6 7 Modo 3
CLK Modo 0 Modo 0
Instrucción
A23-16 A15-8 A7-0
20h
100 20 16 12 8 40
IO1 21 17 13 9 51
IO2 22 18 14 10 62
IO3 23 19 15 11 73
Figura 21b. Instrucción de borrado de sector (modo QPI)
- 48 -
W25Q64FV
7.2.23 Borrado de bloque de 32 KB (52 h)

La instrucción Block Erase establece toda la memoria dentro de un bloque específico (32K-bytes) al estado borrado de
todos los 1 (FFh). Se debe ejecutar una instrucción de habilitación de escritura antes de que el dispositivo acepte la
instrucción de borrado de bloque (el bit de registro de estado WEL debe ser igual a 1). La instrucción se inicia bajando el
pin /CS y cambiando el código de instrucción "52h" seguido de una dirección de bloque de 24 bits (A23-A0). La secuencia
de instrucciones de borrado de bloques se muestra en las Figuras 22a y 22b.
instrucción de borrado de bloques no se ejecutará. Después de que /CS se eleva, la instrucción de borrado de bloque
autotemporizado comenzará durante un tiempo de duración de tBE1 (consulte las características de CA). Mientras el ciclo
de borrado de bloque está en curso, todavía se puede acceder a la instrucción de registro de estado de lectura para verificar
el estado del bit OCUPADO. El bit BUSY es un 1 durante el ciclo de borrado de bloques y se convierte en un 0 cuando
finaliza el ciclo y el dispositivo está listo para aceptar otras instrucciones nuevamente. Después de que el ciclo de borrado
de bloque haya terminado, el bit de enclavamiento de habilitación de escritura (WEL) en el registro de estado se borra a 0.
La instrucción de borrado de bloque no se ejecutará si la página direccionada está protegida por Block Protect (CMP, SEC,
TB, BP2). , BP1 y BP0) bits (consulte la tabla Protección de la memoria del registro de estado).
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 29 30 31 Modo 3
CLK Modo 0 Modo 0
DE
23 22 210
(100 )
*
(IO1 ) = MSB *
Figura 22a. Instrucción de borrado de bloque de 32 KB (modo SPI)
/CS
Modo 3 0 1 2 3 4 5 6 7 Modo 3
CLK Modo 0 Modo 0
Instrucción
A23-16 A15-8 A7-0
52h
100 20 16 12 8 40
IO1 21 17 13 9 51
IO2 22 18 14 10 62
IO3 23 19 15 11 73
Figura 22b. Instrucción de borrado de bloque de 32 KB (modo QPI)

- 49 - Revisión K
W25Q64FV
7.2.24 Borrado de bloque de 64 KB (D8h)

La instrucción Block Erase establece toda la memoria dentro de un bloque específico (64K-bytes) al estado borrado de todos
los 1 (FFh). Se debe ejecutar una instrucción de habilitación de escritura antes de que el dispositivo acepte la instrucción de
borrado de bloque (el bit de registro de estado WEL debe ser igual a 1). La instrucción se inicia bajando el pin /CS y cambiando
el código de instrucción "D8h" seguido de una dirección de bloque de 24 bits (A23-A0). La secuencia de instrucciones de
borrado de bloques se muestra en las Figuras 23a y 23b.
instrucción de borrado de bloques no se ejecutará. Después de que /CS se eleva, la instrucción de borrado de bloque
autotemporizado comenzará durante un tiempo de duración de tBE (consulte las características de CA). Mientras el ciclo de
borrado de bloque está en curso, todavía se puede acceder a la instrucción de registro de estado de lectura para verificar el
estado del bit OCUPADO. El bit BUSY es un 1 durante el ciclo de borrado de bloques y se convierte en un 0 cuando finaliza
el ciclo y el dispositivo está listo para aceptar otras instrucciones nuevamente. Después de que el ciclo de borrado de bloque
haya terminado, el bit de enclavamiento de habilitación de escritura (WEL) en el registro de estado se borra a 0. La instrucción
de borrado de bloque no se ejecutará si la página direccionada está protegida por Block Protect (CMP, SEC, TB, BP2). , BP1
y BP0) bits (consulte la tabla Protección de la memoria del registro de estado).
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 29 30 31 Modo 3
CLK Modo 0 Modo 0
Instrucción (D8h) Dirección de 24 bits
DE
23 22 210
(100 )
*
(IO1 )
= MSB *
Figura 23a. Instrucción de borrado de bloque de 64 KB (modo SPI)
/CS
Modo 3 0 1 2 3 4 5 6 7 Modo 3
CLK Modo 0 Modo 0
Instrucción
A23-16 A15-8 A7-0
D8h
100 20 16 12 8 40
IO1 21 17 13 9 51
IO2 22 18 14 10 62
IO3 23 19 15 11 73
Figura 23b. Instrucción de borrado de bloque de 64 KB (modo QPI)
- 50 -
W25Q64FV
7.2.25 Borrado de chips (C7h / 60h)

La instrucción Chip Erase establece toda la memoria dentro del dispositivo en el estado borrado de todos los 1 (FFh). Se
debe ejecutar una instrucción de habilitación de escritura antes de que el dispositivo acepte la instrucción de borrado de
chip (el bit de registro de estado WEL debe ser igual a 1). La instrucción se inicia bajando el pin /CS y cambiando el código
de instrucción "C7h" o "60h". La secuencia de instrucciones de borrado de chip se muestra en la Figura 24.
El pin /CS debe llevarse a nivel alto después de que se haya bloqueado el octavo bit. Si esto no se hace, la instrucción
Chip Erase no se ejecutará. Después de que /CS se eleva, la instrucción de borrado de chip autotemporizado comenzará
durante un tiempo de duración de tCE (consulte las características de CA). Mientras el ciclo de borrado de chip está en
progreso, aún se puede acceder a la instrucción de registro de estado de lectura para verificar el estado del bit OCUPADO.
El bit BUSY es un 1 durante el ciclo de borrado de chip y se convierte en 0 cuando finaliza y el dispositivo está listo para
aceptar otras instrucciones nuevamente. Después de que el ciclo de borrado de chip haya terminado, el bit de bloqueo de
activación de escritura (WEL) en el registro de estado se borra a 0. La instrucción de borrado de chip no se ejecutará si
alguna página está protegida por Block Protect (CMP, SEC, TB, BP2, BP1 y BP0) bits (consulte la tabla Protección de la
memoria del registro de estado).
/CS
/CS Modo 3 01 Modo 3

CLK Modo 0 Modo 0
Modo 3 0 1 2 3 456 7 Modo 3 Instrucción
CLK C7h/60h
Modo 0 Modo 0
100
Instrucción (C7h/60h)
DE
(100 )
IO1

IO2
(IO1 )
IO3
Figura 24. Instrucción de borrado de chip para el modo SPI (izquierda) o el modo QPI (derecha)

- 51 - Revisión K
W25Q64FV
7.2.26 Borrar / Suspender Programa (75h)

La instrucción de borrado/suspensión de programa “75h”, permite que el sistema interrumpa una operación de borrado de sector
o bloque o una operación de programa de página y luego lea o programe/borre datos a cualquier otro sector o bloque. La
secuencia de instrucciones de borrado/suspensión del programa se muestra en las Figuras 25a y 25b.
La instrucción de registro de estado de escritura (01h) y las instrucciones de borrado (20h, 52h, D8h, C7h, 60h, 44h) no están
permitidas durante la suspensión de borrado. Erase Suspend es válido solo durante la operación de borrado de Sector o Block. Si
se escribe durante la operación de borrado de chip, se ignora la instrucción de suspensión de borrado. La instrucción de registro
de estado de escritura (01h) y las instrucciones de programa (02h, 32h, 42h) no están permitidas durante la suspensión del
programa. La suspensión del programa solo es válida durante la operación del programa de página o del programa de página cuádruple.
La instrucción de borrado/suspensión de programa “75h” será aceptada por el dispositivo solo si el bit SUS en el registro de estado
es igual a 0 y el bit BUSY es igual a 1 mientras una operación de programa de página o de borrado de sector o bloque está en
curso. Si el bit SUS es igual a 1 o el bit BUSY es igual a 0, el dispositivo ignorará la instrucción Suspender. Se requiere un tiempo
máximo de “tSUS” (Ver Características AC) para suspender la operación de borrado o programación. El bit BUSY en el registro
de estado se borrará de 1 a 0 dentro de “tSUS” y el bit SUS en el registro de estado se establecerá de 0 a 1 inmediatamente
después de borrar/suspender el programa. Para una operación de borrado/programación previamente reanudada, también se
requiere que la instrucción de suspensión “75h” no se emita antes de un tiempo mínimo de “tSUS” después de la instrucción de
reanudación anterior “7Ah”.
Un apagado inesperado durante el estado de suspensión de Borrar/Programar reiniciará el dispositivo y liberará el estado de
suspensión. El bit SUS en el Registro de estado también se restablecerá a 0. Los datos dentro de la página, el sector o el bloque
que se estaba suspendiendo pueden corromperse. Se recomienda que el usuario implemente técnicas de diseño del sistema
contra la interrupción accidental de energía y preserve la integridad de los datos durante el estado de borrado/suspensión del
programa.
/CS
SUS
Modo 3 0 1 2 3 4 5 6 7 Modo 3
CLK
Modo 0 Modo 0
Instrucción (75h)
DE
(100 )

(IO1 )
Aceptar instrucciones
Figura 25a. Instrucción de suspensión de programa/borrado (modo SPI)
- 52 -
W25Q64FV
/CS
SUS
Modo 3 0 1 Modo 3
CLK Modo 0 Modo 0
Instrucción
75h
100
IO1
IO2
IO3
Aceptar instrucciones
Figura 25b. Instrucción de suspensión de programa/borrado (modo QPI)

- 53 - Revisión K
W25Q64FV
7.2.27 Borrar / Reanudar programa (7Ah)

Se debe escribir la instrucción de borrado/reanudar programa “7Ah” para reanudar la operación de borrado de sector o
bloque o la operación de programa de página después de un borrado/suspensión de programa. El dispositivo aceptará la
instrucción de reanudación "7Ah" solo si el bit SUS en el registro de estado es igual a 1 y el bit BUSY es igual a 0. Después
de emitirse, el bit SUS se borrará de 1 a 0 inmediatamente, el bit BUSY establecerse de 0 a 1 dentro de 200ns y el Sector
o Bloque completará la operación de borrado o la página completará la operación del programa. Si el bit SUS es igual a 0
o el bit BUSY es igual a 1, el dispositivo ignorará la instrucción de reanudación "7Ah". La secuencia de instrucciones
Borrar/Reanudar programa se muestra en las Figuras 26a y 26b.
La instrucción de reanudación se ignora si la operación anterior de borrado/suspensión del programa fue interrumpida por
un apagado inesperado. También se requiere que no se emita una instrucción posterior de borrado/suspensión del
programa dentro de un tiempo mínimo de “tSUS” después de una instrucción previa de reanudación.
/CS
Modo 3 0 1 2 345 6 7 Modo 3

CLK Modo 0 Modo 0
Instrucción (7Ah)
DE
(100 )
reanudar anteriormente
Programa suspendido o
Borrar
Figura 26a. Instrucción de borrado/reanudación del programa (modo SPI)
/CS
Modo 3 0 1 Modo 3
CLK Modo 0 Modo 0

Instrucción
7 Ah
100
IO1
IO2
IO3
reanudar anteriormente
Programa suspendido o
Borrar
Figura 26b. Instrucción de borrado/reanudación del programa (modo QPI)
- 54 -
W25Q64FV
7.2.28 Apagado (B9h)

Aunque la corriente de espera durante el funcionamiento normal es relativamente baja, la corriente de espera se puede
reducir aún más con la instrucción de apagado. El menor consumo de energía hace que la instrucción de apagado
sea especialmente útil para aplicaciones alimentadas por batería (consulte ICC1 e ICC2 en Características de CA).
La instrucción se inicia bajando el pin /CS y cambiando el código de instrucción "B9h" como se muestra en las Figuras
27a y 27b.
El pin /CS debe llevarse a nivel alto después de que se haya bloqueado el octavo bit. Si esto no se hace, la instrucción
de apagado no se ejecutará. Después de que /CS se eleva, el estado de apagado entrará dentro del tiempo de
duración de tDP (ver Características de CA). Mientras esté en el estado de apagado, solo se reconocerá la instrucción
Release from Power down / Device ID, que restaura el dispositivo a su funcionamiento normal. Todas las demás
instrucciones se ignoran. Esto incluye la instrucción Leer registro de estado, que siempre está disponible durante el
funcionamiento normal. Ignorar todas las instrucciones menos una hace que el estado de apagado sea una condición
útil para garantizar la máxima protección contra escritura. El dispositivo siempre se enciende en el funcionamiento
normal con la corriente de reserva de ICC1.
/CS
tdp
Modo 3 01234567 Modo 3
CLK Modo 0 Modo 0
Instrucción (B9h)
DE
(100 )
Corriente de espera Corriente de apagado
Figura 27a. Instrucción profunda de apagado (modo SPI)
/CS
tdp
Modo 3 0 1 Modo 3
CLK Modo 0 Modo 0
Instrucción
B9h
100
IO1
IO2
IO3
Corriente de espera Corriente de apagado
Figura 27b. Instrucción profunda de apagado (modo QPI)

- 55 - Revisión K
W25Q64FV
7.2.29 Apagado de liberación / ID del dispositivo (ABh)
La instrucción Release from Power-down / Device ID es una instrucción multipropósito. Se puede usar para liberar el dispositivo
del estado de apagado u obtener el número de identificación electrónica (ID) del dispositivo.
Para liberar el dispositivo del estado de apagado, la instrucción se emite poniendo el pin /CS bajo, cambiando el código de
instrucción "ABh" y poniendo /CS alto como se muestra en las Figuras 28a y 28b. La liberación del apagado tomará la duración
de tRES1 (consulte las características de CA) antes de que el dispositivo reanude el funcionamiento normal y se acepten otras
instrucciones. El pin /CS debe permanecer alto durante la duración del tiempo tRES1 .
Cuando se usa solo para obtener la identificación del dispositivo mientras no está en estado de apagado, la instrucción se inicia
poniendo el pin /CS bajo y cambiando el código de instrucción "ABh" seguido de 3 bytes ficticios. Los bits de ID del dispositivo
luego se desplazan hacia afuera en el flanco descendente de CLK con el bit más significativo (MSB) primero, como se muestra
en la figura 28. Los valores de ID del dispositivo para el W25Q64FV se enumeran en la tabla de identificación del dispositivo y del
fabricante. El ID del dispositivo se puede leer continuamente. La instrucción se completa conduciendo /CS alto.
Cuando se usa para liberar el dispositivo del estado de apagado y obtener la identificación del dispositivo, la instrucción es la
misma que se describió anteriormente y se muestra en las Figuras 28c y 28d, excepto que después de que /CS se eleva, debe
permanecer alto durante un tiempo. duración de tRES2 (Ver Características AC). Después de este tiempo, el dispositivo reanudará
su funcionamiento normal y se aceptarán otras instrucciones. Si se emite la instrucción Release from Power-down / Device ID
mientras se está procesando un ciclo de borrado, programación o escritura (cuando BUSY es igual a 1), la instrucción se ignora y
no tendrá ningún efecto en el ciclo actual.
/CS
tRES1
Modo 3 0 1 2 3 4 5 6 7 Modo 3
CLK
Modo 0 Modo 0
Instrucción (ABh)
DE
(100 )
Corriente de apagado Corriente de espera
Figura 28a. Instrucción de liberación de apagado (modo SPI)
- 56 -
W25Q64FV
/CS
tRES1
Modo 3 0 1 Modo 3
CLK Modo 0 Modo 0
Instrucción
abh
100
IO1
IO2
IO3
Figura 28b. Instrucción de liberación de apagado (modo QPI)
/CS
Modo 3 0 1 234 567 89 29 30 31 32 33 34 35 36 37 38 Modo 3

CLK
Modo 0 Modo 0
tRES2
Instrucción (ABh) 3 bytes ficticios
DE
23 22 2 1 0
(100 )
* Identificación del dispositivo

76 54321 0
(IO1 )
*
* = MSB Corriente de apagado Corriente de espera
Figura 28c. Instrucción de liberación de apagado/identificación del dispositivo (modo SPI)
/CS
tRES2
Modo 3 0 1 2345 6 7 8 Modo 3
CLK Modo 0 Modo 0
abh 3 bytes ficticios
Entrada a salida
100 XX XX XX 4 0
IO1 XX XX XX 5 1
IO2 XX XX XX 6 2
IO3 XX XX XX 7 3
Identificación del dispositivo
Figura 28d. Instrucción de liberación de apagado/identificación del dispositivo (modo QPI)

- 57 - Revisión K
W25Q64FV
7.2.30 Leer ID de fabricante/dispositivo (90h)

La instrucción Leer ID de fabricante/dispositivo es una alternativa a la instrucción Liberar de apagado/ID de dispositivo
que proporciona tanto la ID de fabricante asignada por JEDEC como la ID de dispositivo específica.
La instrucción Leer ID de fabricante/dispositivo es muy similar a la instrucción Liberar de apagado/ID de dispositivo. La

instrucción se inicia bajando el pin /CS y cambiando el código de instrucción "90h" seguido de una dirección de 24 bits
(A23-A0) de 000000h. Después de lo cual, la identificación del fabricante para Winbond (EFh) y la identificación del
dispositivo se desplazan en el flanco descendente de CLK con el bit más significativo (MSB) primero, como se muestra en
la Figura 29. Los valores de la identificación del dispositivo para el W25Q64FV se enumeran en Fabricante y Tabla de
identificación de dispositivos. La instrucción se completa conduciendo /CS alto.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
CLK
Modo 0
Instrucción (90h) Dirección (000000h)
DE
23 22 21 321 0
(100 )
*
(IO1 )
= MSB *
/CS
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 Modo 3
CLK
Modo 0
DE
0
(100 )
HACER
7 6 5 4 3 2 1 0
(IO1 )
Identificación del fabricante (EFh)
Figura 29. Instrucción de lectura de ID de dispositivo/fabricante (modo SPI)
- 58 -
W25Q64FV
7.2.31 Leer ID de fabricante/dispositivo Dual I/O (92h)

La instrucción Read Manufacturer / Device ID Dual I/O es una alternativa a Read Manufacturer / Device ID Dual I/O.
Instrucción de ID del dispositivo que proporciona tanto la ID del fabricante asignada por JEDEC como la ID del dispositivo específico a una
velocidad de 2x.
La instrucción de E/S dual de lectura de ID de fabricante/dispositivo es similar a la instrucción de E/S dual de lectura rápida.
La instrucción se inicia poniendo el pin /CS en nivel bajo y cambiando el código de instrucción "92h" seguido de una dirección de 24 bits
(A23-A0) de 000000h, pero con la capacidad de ingresar los bits de dirección dos bits por reloj.
Después de lo cual, la ID del fabricante para Winbond (EFh) y la ID del dispositivo se desplazan 2 bits por reloj en el flanco descendente de
CLK con los bits más significativos (MSB) primero, como se muestra en la Figura 30. Los valores de la ID del dispositivo para el W25Q64FV
son enumerados en la tabla de identificación del fabricante y del dispositivo. Si la dirección de 24 bits se establece inicialmente en 000001h,
primero se leerá la ID del dispositivo y luego la ID del fabricante. Los ID del fabricante y del dispositivo se pueden leer de forma continua,
alternándose de uno a otro. La instrucción se completa conduciendo /CS alto.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
CLK Modo 0
Instrucción (92h) A23-16 A15-8 A7-0 (00h) M7-0
DE
6 4 2 0 6 4 2 0 6 4 2 0 6 4 2 0
(100 )

7 5 3 1 7 5 3 1 7 5 3 1 7 5 3 1
(IO1 ) = MSB *
* * * *
/CS
23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 Modo 3
CLK Modo 0
Cambio de E/S de
Entrada a salida
DE
0 6 4 2 0 64 2 0 64 2 0 64 2 0
(100 )
HACER
1 7 5 3 1 75 3 1 7 5 3 1 7 5 3 1
(IO1 )
* Id. de MFR * Identificación del dispositivo * Id. de MFR
(repetir)
(repetir)
Figura 30. Leer instrucción de E/S dual de ID de fabricante/dispositivo (solo modo SPI)
Nota:
Los bits M(7-0) del “Modo de lectura continua” deben establecerse en Fxh para que sean compatibles con la instrucción de E/S doble de lectura rápida.

- 59 - Revisión K
W25Q64FV
7.2.32 Leer ID de fabricante/dispositivo Quad I/O (94h)

La instrucción Read Manufacturer / Device ID Quad I/O es una alternativa a Read Manufacturer / Device ID Quad I/O.
Instrucción de ID del dispositivo que proporciona tanto la ID del fabricante asignada por JEDEC como la ID del dispositivo específico
a velocidad 4x.
La instrucción de E/S cuádruple de ID de fabricante/dispositivo de lectura es similar a la instrucción de E/S cuádruple de lectura rápida.
La instrucción se inicia bajando el pin /CS y cambiando el código de instrucción "94h", seguido de cuatro ciclos ficticios de reloj y luego
una dirección de 24 bits (A23-A0) de 000000h, pero con la capacidad de ingresar los bits de dirección cuatro bits por reloj. Después de
lo cual, la ID del fabricante para Winbond (EFh) y la ID del dispositivo se desplazan cuatro bits por reloj en el flanco descendente de
CLK con el bit más significativo (MSB) primero, como se muestra en la Figura 31. Los valores de la ID del dispositivo para el
W25Q64FV son enumerados en la tabla de identificación del fabricante y del dispositivo. Si la dirección de 24 bits se establece
inicialmente en 000001h, primero se leerá la ID del dispositivo y luego la ID del fabricante. Los ID del fabricante y del dispositivo se
pueden leer de forma continua, alternándose de uno a otro. La instrucción se completa conduciendo /CS alto.
/CS
Modo 3 0 1 2 34 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
CLK Modo 0
A7-0 Cambio de E/S de
Instrucción (94h) A23-16 A15-8 M7-0 maniquí maniquí
(00h) Entrada a salida
100 4 0 4 0 4 0 4 0 4 0 4 0
Alta impedancia
IO1 5 1 5 1 5 1 5 1 5 1 5 1
Alta impedancia
IO2 6 2 6 2 6 2 6 2 6 2 6 2
Alta impedancia
IO3 7 3 7 3 7 3 7 3 7 3 7 3
ID de MFR ID de dispositivo
/CS
23 24 25 26 27 28 29 30 Modo 3
CLK Modo 0
100 0 4 0 4 0 4 0 4 0
IO1 1 5 1 5 1 5 1 5 1
IO2 2 6 2 6 2 6 2 6 2
IO3 3 7 3 7 3 7 3 7 3
Id. de MFR Identificación del dispositivo Id. de MFR Identificación del dispositivo
(repetir) (repetir) (repetir) (repetir)
Figura 31. Leer instrucción de E/S cuádruple de ID de fabricante/dispositivo (solo modo SPI)
Nota:
Los bits M(7-0) del “Modo de lectura continua” deben establecerse en Fxh para que sean compatibles con la instrucción de E/S cuádruple de lectura rápida.
- 60 -
W25Q64FV
7.2.33 Leer número de identificación único (4Bh)
La instrucción Read Unique ID Number accede a un número de 64 bits de solo lectura configurado de fábrica que es único para cada dispositivo W25Q64FV. El
número de ID se puede utilizar junto con los métodos de software del usuario para ayudar a evitar la copia o clonación de un sistema. La instrucción de lectura de
ID única se inicia poniendo el pin /CS en nivel bajo y cambiando el código de instrucción "4Bh", seguido de cuatro bytes de relojes ficticios. Después de lo cual, el
64-
el ID de bit se desplaza hacia afuera en el flanco descendente de CLK, como se muestra en la Figura 32.
/CS
Modo 3 0 1 234 56 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
CLK
Modo 0
Instrucción (4Bh) Byte ficticio 1 Byte ficticio 2

DE
(100 )

(IO1 )
/CS
23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 Modo 3
CLK
Modo 0
Byte ficticio 3 Byte ficticio 4

DE
(100 )

63 62 61 2 1 0
(IO1 )
= MSB *
* Número de serie único de 64 bits
Figura 32. Instrucción de lectura de número de ID único (solo modo SPI)

- 61 - Revisión K
W25Q64FV
7.2.34 Leer ID JEDEC (9Fh)

Por motivos de compatibilidad, el W25Q64FV proporciona varias instrucciones para determinar electrónicamente la
identidad del dispositivo. La instrucción Read JEDEC ID es compatible con el estándar JEDEC para memorias seriales
compatibles con SPI que se adoptó en 2003. La instrucción se inicia poniendo el pin /CS bajo y cambiando el código de
instrucción "9Fh". El byte de ID de fabricante asignado por JEDEC para Winbond (EFh) y dos bytes de ID de dispositivo,
tipo de memoria (ID15-ID8) y capacidad (ID7-ID0) luego se desplazan en el flanco descendente de CLK con el bit más
significativo (MSB) primero como se muestra en la Figura 33a y 33b. Para obtener información sobre el tipo de memoria
y los valores de capacidad, consulte la tabla de identificación del dispositivo y el fabricante.
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
CLK
Modo 0
Instrucción (9Fh)
DE
(100 )
Identificación del fabricante (EFh)

(IO1 )
= MSB *
/CS
15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 Modo 3
CLK
Modo 0
DE
(100 )
Tipo de memoria ID15-8 Capacidad ID7-0

HACER
7 6 543 2 1 0 7 6 5 4 3 2 1 0
(IO1 )
* *
Figura 33a. Leer instrucciones de identificación JEDEC (modo SPI)
/CS
Modo 3 0 1 2 3 4 5 6 Modo 3
CLK Modo 0 Modo 0
9Fh Entrada a salida
100 12 8 4 0
IO1 13 9 5 1
IO2 14 10 6 2
IO3 15 11 7 3
EFh ID15-8 ID7-0
Figura 33b. Lea la instrucción ID JEDEC (modo QPI)
- 62 -
W25Q64FV
7.2.35 Leer registro SFDP (5Ah)

El W25Q64FV cuenta con un registro de parámetro detectable de flash en serie (SFDP) de 256 bytes que contiene
información sobre las configuraciones del dispositivo, las instrucciones disponibles y otras funciones. Los parámetros
SFDP se almacenan en una o más tablas de identificación de parámetros (PID). Actualmente solo se especifica una
tabla PID, pero es posible que se agreguen más en el futuro. La instrucción Read SFDP Register es compatible con el
estándar SFDP establecido inicialmente en 2010 para PC y otras aplicaciones, así como con el estándar JEDEC
JESD216 que se publicó en 2011. La mayoría de las memorias Winbond SpiFlash enviadas después de junio de 2011
(código de fecha 1124 y posteriores) admiten la característica SFDP como se especifica en la hoja de datos aplicable.
La instrucción Leer SFDP se inicia al poner el pin /CS en nivel bajo y cambiar el código de instrucción "5Ah" seguido de
una dirección de 24 bits (A23-A0)(1) en el pin DI. También se requieren ocho relojes "ficticios" antes de que el contenido
del registro SFDP se desplace en el flanco descendente de la CLK 40 con el bit más significativo (MSB) primero, como
se muestra en la Figura 34. Para conocer los valores y las descripciones del registro SFDP, consulte Winbond Nota de
aplicación para la tabla de definición de SFDP.
Nota: 1. A23-A8 = 0; A7-A0 se utilizan para definir la dirección de byte inicial para el registro SFDP de 256 bytes.
/CS
Modo 3 0 1 2 345 6 7 8 9 10 28 29 30 31
CLK Modo 0
Instrucción (5Ah) Dirección de 24 bits
DE
23 22 21 3 2 1 0
(100 )
*
(IO1 )
/CS
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55
CLK
Byte ficticio
DE
0 7 6 5 4 3 2 1 0
(100 )

7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7
(IO1 )
= MSB *
* *
Figura 34. Diagrama de secuencia de instrucciones de registro de lectura SFDP (solo modo SPI)

- 63 - Revisión K
W25Q64FV
7.2.36 Borrar Registros de Seguridad (44h)
El W25Q64FV ofrece cuatro registros de seguridad de 256 bytes que se pueden borrar y programar individualmente. Estos
registros pueden ser utilizados por los fabricantes de sistemas para almacenar seguridad y otra información importante por
separado de la matriz de memoria principal.
La instrucción Erase Security Register es similar a la instrucción Sector Erase. Se debe ejecutar una instrucción de habilitación
de escritura antes de que el dispositivo acepte la instrucción de borrado del registro de seguridad (el bit de registro de estado
WEL debe ser igual a 1). La instrucción se inicia bajando el pin /CS y cambiando el código de instrucción "44h" seguido de una
dirección de 24 bits (A23-A0) para borrar uno de los cuatro registros de seguridad.
DIRECCIÓN A23-16 A15-12 A11-8 A7-0
Registro de seguridad #1 00h 0001 0000 no me importa
La secuencia de instrucciones de Borrar registro de seguridad se muestra en la Figura 35. El pin /CS se debe conducir a nivel
alto después de que se haya bloqueado el octavo bit del último byte. Si esto no se hace, la instrucción no se ejecutará.
Después de que /CS se eleva, la operación de borrado del registro de seguridad autoprogramado comenzará durante un tiempo
de duración de tSE (consulte las características de CA). Mientras el ciclo de borrado del registro de seguridad está en progreso,
aún se puede acceder a la instrucción de registro de estado de lectura para verificar el estado del bit OCUPADO. El bit BUSY
es un 1 durante el ciclo de borrado y se convierte en un 0 cuando finaliza el ciclo y el dispositivo está listo para aceptar otras
instrucciones nuevamente. Después de que el ciclo de borrado del registro de seguridad haya finalizado, el bit de bloqueo de
habilitación de escritura (WEL) en el registro de estado se borra a 0. Los bits de bloqueo del registro de seguridad (LB3-1) en el
registro de estado-2 se pueden usar para proteger OTP los registros de seguridad . Una vez que un bit de bloqueo se establece
en 1, el registro de seguridad correspondiente se bloqueará permanentemente, se ignorará la instrucción Erase Security Register
para ese registro (consulte 11.1.9 para obtener descripciones detalladas).
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 29 30 31 Modo 3
CLK
Modo 0 Modo 0
DE
23 22 210
(100 )
*
(IO1 )
= MSB *
Figura 35. Instrucción de borrado de registros de seguridad (solo modo SPI)
- 64 -
W25Q64FV
7.2.37 Registros de seguridad del programa (42h)

La instrucción Registro de seguridad del programa es similar a la instrucción Programa de página. Permite programar desde un byte hasta 256 bytes de datos de
registro de seguridad en ubicaciones de memoria previamente borradas (FFh). Se debe ejecutar una instrucción de habilitación de escritura antes de que el dispositivo
acepte la instrucción de registro de seguridad del programa (bit de registro de estado WEL= 1). La instrucción se inicia bajando el pin /CS y luego cambiando el código
de instrucción "42h" seguido de una dirección de 24 bits (A23-A0) y al menos un byte de datos, en el pin DI. El pin /CS debe mantenerse bajo durante toda la instrucción
mientras se envían datos al dispositivo.
DIRECCIÓN A23-16 A15-12 A11-8 A7-0
Registro de seguridad #1 00h 0001 0000 Dirección de bytes
La secuencia de instrucciones del registro de seguridad del programa se muestra en la Figura 36. Los bits de bloqueo del registro de seguridad (LB3-1) en el registro
de estado-2 se pueden usar para proteger los registros de seguridad mediante OTP. Una vez que un bit de bloqueo se establece en 1, el registro de seguridad
correspondiente se bloqueará permanentemente, la instrucción del Registro de seguridad del programa para ese registro se ignorará (consulte 11.1.9, 11.2.21 para
obtener descripciones detalladas).
/CS
Modo 3 0 1 2 3 4 567 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
CLK Modo 0
Instrucción (42h) Dirección de 24 bits Intercambio de datos 1
DE
23 22 21 32 1 0 76 54 3 2 1 0
(100 )
* *
= MSB *
/CS
39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 Modo 3
CLK Modo 0
Intercambio de datos 2 Intercambio de datos 3 Byte de datos 256
DE
0 765432 1 0 765432 1 0 7 6 54321 0
(100 )
* * *
Figura 36. Instrucción de registros de seguridad del programa (solo modo SPI)

- sesenta y cinco - Revisión K
W25Q64FV
7.2.38 Lectura de registros de seguridad (48h)
La instrucción Leer registro de seguridad es similar a la instrucción Lectura rápida y permite leer secuencialmente uno o
más bytes de datos de uno de los cuatro registros de seguridad. La instrucción se inicia bajando el pin /CS y luego
cambiando el código de instrucción "48h" seguido de una dirección de 24 bits (A23-A0) y ocho relojes "ficticios" en el pin
DI. Los bits de código y dirección están enganchados en el borde ascendente del pin CLK. Después de recibir la dirección,
el byte de datos de la ubicación de memoria direccionada se desplazará en el pin DO en el borde descendente de CLK
con el bit más significativo (MSB) primero. La dirección de byte se incrementa automáticamente a la siguiente dirección de
byte después de que se desplaza cada byte de datos. Una vez que la dirección del byte alcanza el último byte del registro
(byte FFh), se restablecerá a 00h, el primer byte del registro, y continuará aumentando. La instrucción se completa
conduciendo /CS alto. El registro de seguridad de lectura
La secuencia de instrucciones se muestra en la Figura 37. Si se emite una instrucción de lectura del registro de seguridad
mientras se está procesando un ciclo de borrado, programación o escritura (BUSY=1), la instrucción se ignora y no tendrá
ningún efecto en el ciclo actual. La instrucción Leer registro de seguridad permite velocidades de reloj desde CC hasta un
máximo de FR (consulte Características eléctricas de CA).
DIRECCIÓN A23-16 A15-12 A11-8 A7-0
Registro de seguridad #1 00h 0001 0000 Dirección de byte
Registro de seguridad #3 00h 0011 0000 Dirección de byte
/CS
Modo 3 0 1 2 3 4 5 6 7 8 9 10 28 29 30 31
CLK
Modo 0
DE
23 22 21 3 2 1 0
(100 )
*
(IO1 )
= MSB *
/CS
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55
CLK
Byte ficticio
DE
0 7 6 5 4 3 2 1 0
(100 )

7 6 543 2 1 0 7 6 5 4 3 2 1 0 7
(IO1 )
* *
Figura 37. Instrucción de lectura de registros de seguridad (solo modo SPI)
- 66 -
W25Q64FV
7.2.39 Establecer parámetros de lectura (C0h)
En el modo QPI, para adaptarse a una amplia gama de aplicaciones con diferentes necesidades de frecuencia de lectura máxima o latencia
mínima de acceso a datos, la instrucción "Establecer parámetros de lectura (C0h)" se puede usar para configurar la cantidad de relojes ficticios
para "Lectura rápida (0Bh)". )”, instrucciones “Fast Read Quad I/O (EBh)” y “Burst Read with Wrap (0Ch)”, y para configurar el número de bytes de
“Wrap Length” para la instrucción “Burst Read with Wrap (0Ch)” .
En el modo SPI estándar, no se acepta la instrucción "Establecer parámetros de lectura (C0h)". Los relojes ficticios para varias instrucciones de
lectura rápida en modo SPI estándar/doble/cuádruple son fijos, consulte el
Instrucción Tabla 7.2.2-7.2.4 para más detalles. La "Longitud de envoltura" se establece mediante el bit W5-4 en "Establecer ráfaga con envoltura".
(77h)” instrucción. Esta configuración permanecerá sin cambios cuando el dispositivo cambie del modo SPI estándar al modo QPI.
La "Longitud de envoltura" predeterminada después de un encendido o una instrucción de reinicio es de 8 bytes, la cantidad predeterminada de
relojes ficticios es 2. La cantidad de relojes ficticios solo se puede programar para "Lectura rápida (0Bh)", "Lectura rápida Quad I / O (EBh)” y las
instrucciones “Burst Read with Wrap (0Ch)” en el modo QPI. Cada vez que el dispositivo se cambia del modo SPI al modo QPI, la cantidad de
relojes ficticios debe configurarse nuevamente, antes de cualquier instrucción 0Bh, EBh o 0Ch.
MÁXIMO MÁXIMO
FICTICIO ENVOLVER
P5 - P4 VOLTAJE LEER FRECUENCIA LEER FRECUENCIA P1-P0
RELOJES LONGITUD
(0Bh, EBh) (0 canales)
2,7 V ~ 3,0 V 40 MHz 50 MHz

00 2 00 8 bytes
3,0 V ~ 3,6 V 50 MHz 60 MHz
2,7 V ~ 3,0 V 60 MHz 80MHz
01 4 01 16 bytes
3,0 V ~ 3,6 V 80 MHz 104MHz
2,7 V ~ 3,0 V 80 MHz 104 MHz
10 6 10 32 bytes
3,0 V ~ 3,6 V 104 MHz 104 MHz
2,7 V ~ 3,0 V 104 MHz 104 MHz
11 8 11 64 bytes
3,0 V ~ 3,6 V 104 MHz 104 MHz
/CS
Modo 3 0 1 23 Modo 3
CLK Modo 0 Modo 0
Instrucción Leer
C0h Parámetros
100 P4 P0
IO1 P5 P1
IO2 P6 P2
IO3 P7 P3
Figura 38. Instrucción Establecer parámetros de lectura (solo modo QPI)

- 67 - Revisión K
W25Q64FV
7.2.40 Lectura en ráfaga con envoltura (0Ch)
La instrucción “Burst Read with Wrap (0Ch)” proporciona una forma alternativa de realizar la operación de lectura con “Wrap
Around” en el modo QPI. La instrucción es similar a la instrucción "Lectura rápida (0Bh)" en el modo QPI, excepto que el
direccionamiento de la operación de lectura se "envolverá" hasta el límite inicial de la "longitud de ajuste" una vez que se
alcance el límite final.
La "Longitud de envoltura" y el número de relojes ficticios se pueden configurar mediante la instrucción "Establecer
parámetros de lectura (C0h)".
/CS
Modo 3 0 1 2345 6789 10 11 12 13 14

CLK Modo 0
A23-16 A15-8 A7-0 Ficticio*
0 canales Entrada a salida
100 20 16 12 8 4 0 4 0 4 0 4
IO1 21 17 13 9 5 1 5 1 5 1 5
IO2 22 18 14 10 6 2 6 2 6 2 6
IO3 23 19 15 11 7 3 7 3 7 3 7
* La instrucción "Establecer parámetros de lectura" (C0h) puede

establecer el número de relojes ficticios.
Figura 39. Lectura en ráfaga con instrucción Wrap (solo modo QPI)
- 68 -
W25Q64FV
7.2.41 Habilitar QPI (38h)

El W25Q64FV es compatible con la interfaz de periféricos en serie (SPI) estándar/doble/cuádruple y la interfaz de periféricos
cuádruple (QPI). Sin embargo, el modo SPI y el modo QPI no se pueden usar al mismo tiempo. La instrucción "Habilitar QPI (38h)"
es la única forma de cambiar el dispositivo del modo SPI al modo QPI.
Tras el encendido, el estado predeterminado del dispositivo es el modo SPI estándar/doble/cuádruple. Esto proporciona total
compatibilidad con versiones anteriores de memorias flash seriales Winbond. Consulte la tabla 1-3 del conjunto de instrucciones
para conocer todos los comandos SPI admitidos. Para cambiar el dispositivo al modo QPI, el bit de habilitación cuádruple (QE) en
el registro de estado 2 debe establecerse primero en 1 y debe emitirse una instrucción "Habilitar QPI (38h)".
Si el bit de habilitación cuádruple (QE) es 0, la instrucción "Habilitar QPI (38 h)" se ignorará y el dispositivo permanecerá en modo
SPI.
Consulte la Tabla 4 del conjunto de instrucciones para conocer todos los comandos admitidos en el modo QPI.
Cuando el dispositivo se cambia del modo SPI al modo QPI, el estado de Suspensión de programa/borrado y Habilitación de
escritura existente, y la configuración de Longitud de envoltura permanecerán sin cambios.
/CS
Modo 3 0 1 2 3 4 5 6 7 Modo 3
CLK
Modo 0 Modo 0
Instrucción (38h)
DE
(100 )
(IO1 )
Figura 40. Habilitar instrucción QPI (modo SPI solamente)

- 69 - Revisión K
W25Q64FV
7.2.42 Deshabilitar QPI (FFh)
Para salir del modo QPI y volver al modo SPI estándar/doble/cuádruple, se debe emitir una instrucción "Desactivar QPI (FFh)".
Cuando el dispositivo se cambia del modo QPI al modo SPI, el estado de Suspensión de programa/borrado y el Latch de
habilitación de escritura (WEL) existente, y la configuración de Longitud de envoltura permanecerán sin cambios.
/CS
Modo 3 0 1 Modo 3
CLK Modo 0 Modo 0
Instrucción
FFh
100
IO1
IO2
IO3
Figura 41. Deshabilitar instrucción QPI (solo modo QPI)
- 70 -
W25Q64FV
7.2.43 Habilitar reinicio (66h) y reinicio (99h)

Debido al paquete pequeño y la limitación en la cantidad de pines, el W25Q64FV proporciona una instrucción de reinicio de
software en lugar de un pin RESET dedicado. Una vez que se acepta la instrucción Restablecer, cualquier operación interna
en curso finalizará y el dispositivo volverá a su estado de encendido predeterminado y perderá todas las configuraciones
volátiles actuales, como bits de registro de estado volátil, estado de bloqueo de habilitación de escritura (WEL). , programar/
borrar estado de suspensión, configuración de parámetros de lectura (P7-P0), configuración de bits de modo de lectura
continua (M7-M0) y configuración de bits de reinicio (W6-W4).
Las instrucciones "Habilitar reinicio (66h)" y "Reinicio (99h)" se pueden emitir en el modo SPI o en el modo QPI. Para evitar
un reinicio accidental, ambas instrucciones deben emitirse en secuencia. Cualquier otro comando que no sea "Reiniciar (99
h)" después del comando "Habilitar reinicio (66 h)" desactivará el estado "Reiniciar habilitado". Se necesita una nueva
secuencia de "Habilitar reinicio (66h)" y "Reinicio (99h)" para reiniciar el dispositivo. Una vez que el dispositivo acepta el
comando Restablecer, el dispositivo tardará aproximadamente tRST=30us en restablecerse. Durante este período, no se
aceptará ningún comando.
La corrupción de datos puede ocurrir si hay una operación interna de borrado o programa en curso o suspendida cuando el
dispositivo acepta la secuencia de comando de reinicio. Se recomienda comprobar el bit BUSY y el bit SUS en el registro de
estado antes de emitir la secuencia de comando de reinicio.
/CS
Modo 3 0 1 2 345 6 7 Modo 3 0 1 2 345 6 7 Modo 3

CLK Modo 0 Modo 0 Modo 0
Instrucción (66h) Instrucción (99h)
DE
(100 )
(IO1 )
Figura 42a. Habilitar reinicio y secuencia de instrucciones de reinicio (modo SPI)
/CS
Modo 3 0 1 Modo 3 0 1 Modo 3

CLK Modo 0 Modo 0 Modo 0
Instrucción Instrucción
66h 99h
100
IO1
IO2
IO3
Figura 42b. Habilitar reinicio y secuencia de instrucciones de reinicio (modo QPI)

- 71 - Revisión K
W25Q64FV
8. CARACTERÍSTICAS ELÉCTRICAS
8.1 Calificaciones máximas absolutas(1)

PARÁMETROS SÍMBOLO CONDICIONES RANGO UNIDAD
Voltaje de suministro CCV -0,6 a 4,6 V EN
Voltaje aplicado a cualquier pin VIO Relativo a tierra –0,6 a VCC+0,4 EN
<20nS Transitorio
Voltaje transitorio en cualquier pin VIOT –2.0V a VCC+2.0VV
Relativo a tierra
Temperatura de almacenamiento TSTG –65 a +150 ºC
Temperatura de plomo TLEAD Ver Nota (2) ºC
Voltaje de descarga electrostática VESD Modelo de cuerpo humano(3) –2000 a +2000 EN
Notas:
1. Este dispositivo ha sido diseñado y probado para los rangos de operación especificados. No se garantiza el funcionamiento adecuado
fuera de estos niveles. La exposición a clasificaciones máximas absolutas puede afectar la confiabilidad del dispositivo.
La exposición más allá de las clasificaciones máximas absolutas puede causar daños permanentes.
2. Cumple con el estándar JEDEC J-STD-20C para ensamblaje de cuerpo pequeño Sn-Pb o libre de Pb (verde) y
la directiva europea sobre restricciones de sustancias peligrosas (RoHS) 2002/95/EU.
3. JEDEC estándar JESD22-A114A (C1=100pF, R1=1500 ohmios, R2=500 ohmios).
8.2 Rangos de operación

ESPECIFICACIONES
PARÁMETRO SÍMBOLO CONDICIONES UNIDAD

MÍNIMO MÁXIMO
FR = 104 MHz, FR = 50 MHz 3.0 3.6

Tensión de alimentación(1) CCV EN
FR = 80 MHz, FR = 33 MHz 2.7 3.0
Temperatura ambiente,
POR Industrial –40 +85 ºC
Operando
Nota:
1. El voltaje de VCC durante la lectura puede operar en el rango mínimo y máximo, pero no debe exceder el ±10 % de
el voltaje de programación (borrar/escribir).
- 72 -
W25Q64FV
8.3 Temporización y requisitos de encendido y apagado

ESPECIFICACIONES
PARÁMETRO SÍMBOLO UNIDAD

MÍN. MÁX.
VCC (min) a /CS Bajo tVSL(1) 20 µs
Retardo de tiempo antes de la instrucción de escritura tPUW(1) 5 milisegundo
Voltaje de umbral de inhibición de escritura VWI(1) 1.0 2.0 EN
Nota:
1. Estos parámetros se caracterizan únicamente.
CCV
CCV (máx.)
Se ignoran las instrucciones de programación, borrado y escritura
/CS debe rastrear VCC
CCV (mín.)
tVSL Leer instrucciones El dispositivo está completamente
Reiniciar
Permitió Accesible
Estado
VWI
tPUW
Tiempo
Figura 43a. Temporización de encendido y niveles de voltaje
/CS debe rastrear VCC

durante la rampa ascendente/descendente de VCC
CCV
/CS
Tiempo
Figura 43b. Requisito de encendido y apagado

- 73 - Revisión K
W25Q64FV
8.4 Características eléctricas de CC

ESPECIFICACIONES
PARÁMETRO SÍMBOLO CONDICIONES UNIDAD

MÍN. ESCRIBE MÁX.
Capacitancia de entrada NIC(1) VIN = 0V(1) 6 pF
Capacidad de salida salida(1) SALIDA = 0V(1) 8 pF
Fuga de entrada O ±2 µA
Fuga de E/S OIT ±2 µA

/CS = CCV,
Corriente de espera ICC1 10 50 µA
VIN = GND o VCC
/CS = CCV,
Corriente de apagado ICC2 1 25 µA
VIN = GND o VCC
Datos de lectura actuales / C = 0,1 VCC / 0,9 VCC DO =

ICC3 15 mamá
Doble/Cuádruple 1MHz(2) Abierto

ICC3 20 mamá

ICC3 30 mamá
Datos de lectura actuales /

C = 0,1 VCC / 0,9 VCC DO =
Lectura de salida doble/Cuádruple ICC3 40 mamá
Abierto
Lectura de salida 104MHz(2)
Estado actual de escritura

ICC4 /CS = CCV 8 12 mamá
Registro
Página actual Programa ICC5 /CS = CCV 20 25 mamá
Sector/Bloque Actual
ICC6 /CS = CCV 20 25 mamá
Borrar
Borrado de chip actual ICC7 /CS = CCV 20 25 mamá
Bajo voltaje de entrada VOLUNTAD

–0.5 VCC x 0,3 V
Entrada de alto voltaje VIH CCV x 0,7 CCV + 0,4 V
Salida de bajo voltaje VOLUMEN LIO = 100 µA 0.2 EN
Salida de alto voltaje VOH IOH = –100 µA CVC-0,2 EN
Notas:
1. Probado en base a muestras y especificado a través de datos de diseño y caracterización. TA = 25 °C, VCC = 3,0 V.
2. Patrón de tablero de ajedrez.
- 74 -
W25Q64FV
8.5 Condiciones de medición de CA

ESPECIFICACIONES
PARÁMETRO SÍMBOLO UNIDAD

MÍN. MÁX.
Capacidad de carga CL 30 pF
Tiempos de subida y bajada de entrada TR, FT 5 ns
Voltajes de pulso de entrada VENIR 0,1 VCC a 0,9 VCC EN
Voltajes de referencia de temporización de entrada EN 0,3 VCC a 0,7 VCC EN
Voltajes de referencia de temporización de salida AFUERA 0,5 VCC a 0,5 VCC EN
Nota:
1. La salida Hi-Z se define como el punto en el que ya no se activa la salida de datos.
Entrada y salida
Niveles de entrada Niveles de referencia de temporización
0.9 VCC
0.5 VCC
0.1 VCC
Figura 44. Forma de onda de E/S de medición de CA

- 75 - Revisión K
W25Q64FV
8.6 Características eléctricas de CA

ESPECIFICACIONES
DESCRIPCIÓN ICONO ALTERNATIVO UNIDAD

MI TIPO MÁX.
Frecuencia de reloj para instrucciones de lectura de datos SPI (03h) 33/50

2,7-3,0 V/3,0-3,6 V
fR corriente continua megahercio
Frecuencia de reloj para QPI Leer instrucciones 40/60/80/104 megaciclo

FR fC1 CC
(0Bh, EBh) con 2/4/6/8 relojes ficticios
Frecuencia de reloj para QPI Leer instrucciones 50/80/104/104 megaciclo

FR fC1 CC
(0Ch) con 2/4/6/8 relojes ficticios
Frecuencia de reloj para todas las demás instrucciones SPI/QPI 80/104 MHz
2,7-3,0 V/3,0-3,6 V
FR fC1 CC
Hora alta, baja del reloj tCLH, tCLL(1)

4 ns
para todas las instrucciones excepto para Leer datos (03h)
Hora alta, baja del reloj tCRLH,

6 ns
para la instrucción de lectura de datos (03h) tCRLL(1)
Hora de subida del reloj pico a pico tCLCH(2) 0.1 V/ns
Tiempo de caída del reloj pico a pico tCHCL(2) 0.1 V/ns
/CS Tiempo de configuración activo relativo a CLK tSLCH tCSS5 _ ns
/CS Tiempo de espera no activo relativo a CLK tCHSL 5 ns
Datos en el tiempo de configuración tDVCH tDSU 2 ns
Datos en tiempo de espera tCHDX tDH 3 ns
/CS Tiempo de espera activo relativo a CLK tCHSH 5 ns
/CS Tiempo de instalación no activo relativo a CLK tSHCH 5 ns
/CS Deseleccionar tiempo (para lectura de matriz ÿ lectura de matriz) tSHSL1 tCSH 10 ns
/CS Deseleccionar Tiempo (para Borrar o Programar ÿ Leer tSHSL2 tCSH 50 ns

Registros de estado)
Tiempo de escritura del registro de estado volátil 50
Tiempo de desactivación de salida tSHQZ(2) tDIS 7 ns
Reloj bajo a salida válida

tCLQV1 TV1 7/6 ns
2,7 V-3,0 V/3,0 V-3,6 V
Reloj bajo a salida válida (lectura sin matriz) 8,5 / 7,5 ns

tCLQV2 tv2
2,7 V-3,0 V/3,0 V-3,6 V
Tiempo de retención de salida tCLQX tHO 0 ns
/HOLD Tiempo de configuración activo relativo a CLK tHLCH 5 ns
Continuación – página siguiente
- 76 -
W25Q64FV
8.7 Características eléctricas de CA (continuación)
ESPECIFICACIONES
DESCRIPCIÓN ICONO ALTERNATIVO UNIDAD

MI TIPO MÁX.
/HOLD Tiempo de espera activo relativo a CLK tCHHH 5 ns
/HOLD Tiempo de configuración no activo relativo a CLK thhch 5 ns
/HOLD No activo Tiempo de espera relativo a CLK tCHHL 5 ns
/MANTENER para salida Low-Z tHHQX (2) tLZ 7 ns
/MANTENER para salida High-Z tHLQZ(2) tHZ 12 ns
Tiempo de configuración de protección contra escritura antes de /CS bajo tWHSL(3) 20 ns
Tiempo de espera de protección contra escritura después de /CS alto tSHWL(3) 100 ns
/CS alto a modo de apagado tDP(2) 3 µs
/CS alto a modo de espera sin electrónica tRES1 (2) 30 µs

Lectura de firma
/CS Alto a modo de espera con firma electrónica tRES2 (2) 30 µs

Leer
/CS Alto a la siguiente Instrucción después de Suspender SUS(2) 20 µs
/CS alto a la siguiente instrucción después del reinicio TRS (2) 30 µs
Tiempo de registro de estado de escritura tW 15 20 milisegundo
Tiempo de programa de byte (primer byte) (4) tBP1 20 50 µs
Tiempo de programa de byte adicional (después del primer byte) (4) tBP2 2.5 10 µs
Página Hora del programa tPP 0.7 3 milisegundo
W25Q64FVxxIG y W25Q64FVxxIP 60
Tiempo de borrado de sector
tSE 200/400(5) ms
(4KB) W25Q64FVxxIQ y W25Q64FVxxIF 45
Tiempo de borrado de bloque (32 KB) tBE1 120 1,600 milisegundo
Tiempo de borrado de bloque (64 KB) tBE2 150 2,000 milisegundo
Tiempo de borrado de chips tCE 20 100 s
Notas:
1. Clock high + Clock low debe ser menor o igual a 1/fC.
2. Valor garantizado por diseño y/o caracterización, no probado al 100% en producción.
3. Solo se aplica como restricción para una instrucción de registro de estado de escritura cuando SRP[1:0]=(0,1).
4. Para varios bytes después del primer byte dentro de una página, tBPN = tBP1 + tBP2 * N (típico) y tBPN = tBP1 + tBP2 * N (máx.), donde N =
número de bytes programados. El valor máximo tSE con <50K ciclos es 200ms y >50K y <100K ciclos es 400ms.

- 77 - Revisión K
W25Q64FV
8.8 Temporización de salida en serie
/CS
tCLH
CLK
tCLQV tCLQV tCLL tSHQZ

tCLQX tCLQX
SALIDA MSB SALIDA LSB
salida de E/S
8.9 Temporización de entrada en serie
/CS
tSHSL
tCHSL tSLCH tCHSH tSHCH
CLK
tDVCH tCHDX tCLCH tCHCL
MSB EN ENTRADA LSB

entrada de E/S
8.10 Temporización /HOLD
/CS
tCHHL tHLCH thhch

CLK
tCHHH
/MANTENER
tHLQZ tHHQX
salida de E/S
entrada de E/S
8.11 /Tiempo WP
/CS
tWHSL tSHWL
/WP
CLK
entrada de E/S
Se permite el registro de estado de escritura No se permite el registro de estado de escritura
- 78 -
W25Q64FV
9. ESPECIFICACIONES DEL PAQUETE
9.1 SOIC de 8 pines 208 mil (código de paquete SS)
Milímetros Pulgadas
Símbolo
Min Nom Max Min Nom Max
A 1.75 1,95 2.16 0.069 0.077 0.085
A1 0.05 0.15 0.25 0.002 0.006 0.010
A2b 1,70 1,80 1,91 0,067 0.071 0.075
0,35 0,42 0,48 0,014 0.017 0.019
C 0,19 0,20 0,25 0.007 0.008 0.010
D 5,18 5,28 5,38 0.204 0.208 0.212
D1 5.13 5.23 5.33 0.202 0.206 0.210
Y 5.18 5.28 5.38 0.204 0.208 0.212
E1 5.13 5.23 5.33 0.202 0.206 0.210
y 1.27 CBS 0.050 BSC
H 7.70 7.90 8.10 0.303 0.311 0.319
L 0.50 0,65 0,80 0.020 0.026 0.031
--- --- 0,10 --- --- 0.004
y
yo 0° --- 8° 0° --- 8°

- 79 - Revisión K
W25Q64FV
9.2 VSOP de 8 pines 208 mil (Código de paquete ST)
i
Símbolo
Min Nom Max Min Nom Max
A ÿ ÿ
1,00 ÿ ÿ
0.039
A1 0.05 0.10 0,15 0.002 0.004 0.006
A2 0.75 0.80 0.85 0.030 0.031 0.033
b 0.35 0.42 0.48 0.014 0.017 0.019
C 0.127 REFERENCIA 0.005 REFERENCIA
D 5,18 5,28 5,38 0,204 0.208 0.212

Y 7,70 7,90 8,10 0,303 0.311 0.319
E1 5.18 5,28 5.38 0.204 0.208 0.212
y ÿ
1,27 ÿ ÿ
0.050 ÿ
L 0.50 0,65 0,80 0.020 0.026 0.031
y
ÿ ÿ
0,10 ÿ ÿ
0.004
yo 0° ÿ
8° 0° ÿ
8°
- 80 -
W25Q64FV
9.3 PDIP de 8 pines 300 mil (Código de paquete DA)
pags
en
Símbolo
mínimo apellido máx. mínimo apellido máx.
A --- --- 5.33 --- --- 0.210

A1 0.38 --- --- 0.015 --- ---
A2 3.18 3.30 3.43 0.125 0.130 0.135

D 9.02 9.27 10.16 0.355 0.365 0.400
Y 7.62 CBS 0.300 BSC
E1 6.22 6.35 6.48 0.245 0.250 0.255
L 2.92 3.30 3.81 0.115 0.130 0.150
eB 8.51 9.02 9.53 0.335 0.355 0.375

i° 0° 7° 15° 0° 7° 15°
d --- 2.54 --- --- 0.100 ---
en --- 1.52 --- --- 0.060 ---
pags
--- 0.46 --- --- 0.018 ---

- 81 - Revisión K
W25Q64FV
9.4 8-Pad WSON 6x5-mm (Código de paquete ZP)
Símbolo
A 0.70 0.75 0.80 0.028 0.030 0.031
A1 0.00 0.02 0.05 0.000 0.001 0.002
b 0.35 0.40 0.48 0.014 0.016 0.019
C --- 0.20 REFERENCIA --- --- 0.008 REFERENCIA ---
D 5.90 6.00 6.10 0.232 0.236 0.240
D2 3.35 3.40 3.45 0.132 0.134 0.136
Y 4.90 5.00 5.10 0.193 0.197 0.201
E2 4.25 4.30 4.35 0.167 0.169 0.171
y 1.27 CBS 0.050 BSC
L 0,55 0,60 0,65 0.022 0.024 0.026
0.00 --- 0.075 0.000 --- 0.003

y
Nota:
El área de la almohadilla de metal en el centro inferior del paquete no está conectada a ninguna señal eléctrica interna. Se puede dejar
flotando o conectado a la tierra del dispositivo (pin GND). Evite la colocación de vías de PCB expuestas debajo de la almohadilla.
- 82 -
W25Q64FV
9.5 8-Pad WSON 8x6-mm (Código de paquete ZE)
Símbolo
A 0.70 0.75 0.80 0.028 0.030 0.031
A1 0.00 0.02 0.05 0.000 0.001 0.002
b 0.35 0.40 0.48 0.014 0.016 0.019
C --- 0.20 REFERENCIA --- --- 0.008 REFERENCIA ---
D 7.90 8.00 8.10 0.311 0.315 0.319

D2 3.35 3.40 3.45 0.132 0.134 0.136
Y 5.90 6.00 6.10 0.232 0.236 0.240
E2 4.25 4.30 4.35 0.167 0.169 0.171
y --- 1.27 --- --- 0.050 ---
L 0,45 0.50 0,55 0.018 0.020 0.022

0.00 --- 0.050 0.000 --- 0.002
y
Nota:
El área de la almohadilla de metal en el centro inferior del paquete no está conectada a ninguna señal eléctrica interna. Se puede dejar
flotando o conectado a la tierra del dispositivo (pin GND). Evite la colocación de vías de PCB expuestas debajo de la almohadilla.

- 83 - Revisión K
W25Q64FV
9.6 SOIC de 16 pines 300 mil (Código de paquete SF)
Símbolo
A 2.36 2.49 2.64 0.093 0.098 0.104
A1 0.10 --- 0.30 0.004 --- 0.012
A2 --- 2.31 --- --- 0.091 ---
b 0.33 0.41 0.51 0.013 0.016 0.020
C 0.18 0.23 0.28 0.007 0.009 0.011
D 10.08 10.31 10.49 0.397 0.406 0.413
Y 10.01 10.31 10.64 0.394 0.406 0.419
E1 7.39 7.49 7.59 0.291 0.295 0.299
y 1.27 CBS 0.050 BSC
L 0.38 0.81 1.27 0.015 0.032 0.050
y
--- --- 0.076 --- --- 0.003
i 0° --- 8° 0° --- 8°
- 84 -
W25Q64FV
9.7 TFBGA de 24 bolas de 8x6 mm (Código de paquete TB, conjunto de bolas de 5x5-1)
Nota:
Tierra de bola: 0,45 mm. Apertura de la bola: 0,35 mm
Tierra de bola de PCB sugerida <= 0,35 mm
Símbolo
A --- --- 1.20 --- --- 0.047
A1 0.25 0.30 0.35 0.010 0.012 0.014
A2 --- 0.85 --- --- 0.033 ---
b 0.35 0.40 0,45 0.014 0.016 0.018
D 7.90 8.00 8.10 0.311 0.315 0.319
D1 4.00 CBS 0.157 BSC
Y 5.90 6.00 6.10 0.232 0.236 0.240
E1 4.00 CBS 0.157 BSC
SE 1.00 TIPO 0.039 TIPO
Dakota del Sur 1.00 TIPO 0.039 TIPO
y 1.00 BSC 0.039 BSC

- 85 - Revisión K
W25Q64FV
TFBGA de 24 bolas de 8x6 mm (Código de paquete TC, conjunto de bolas de 6x4)
Nota:
Tierra de bola: 0,45 mm. Apertura de la bola: 0,35 mm
Tierra de bola de PCB sugerida <= 0,35 mm
Símbolo
A --- --- 1.20 --- --- 0.047
A1 0.25 0.30 0.35 0.010 0.012 0.014
b 0.35 0.40 0,45 0.014 0.016 0.018
D 7.95 8.00 8.05 0.313 0.315 0.317
D1 5.00 CBS 0.197 BSC
Y 5.95 6.00 6.05 0.234 0.236 0.238
E1 3.00 BSC 0.118 BSC
y 1.00 BSC 0.039 BSC
- 86 -
W25Q64FV
9.8 WLBGA de 6 bolas (Código de paquete BY) Preliminar

- 87 - Revisión K
W25Q64FV
10. INFORMACIÓN PARA PEDIDOS

ÿ
W(1) 25Q 64F Vxx (2)
W = Winbond
25Q = Memoria flash serie SpiFlash con sectores de 4 KB, E/S doble/cuádruple
64F = 64M bits
V = 2,7 V a 3,6 V
SS = SOC de 8 pines 208 mil ZP = 8 almohadillas WSON 6x5 mm DA = 8 pines PDIP 300 mil
SF = SOIC de 16 pines 300 mil ZE = WSON de 8 pines 8x6 mm ST = VSOP de 8 pines 208 mil
POR = WLBGA de 16 bolas TC = TFBGA de 24 bolas de 8x6 mm (matriz de bolas de 6x4)
TB = TFBGA de 24 bolas de 8x6 mm (matriz de bolas de 5x5-1)
I = Industrial (-40°C a +85°C)
(3,4)
G = Paquete verde (sin plomo, compatible con RoHS, sin halógenos (TBBA), sin óxido de antimonio Sb2O3)
F = Paquete verde con tiempo de borrado de sector rápido (tSE)
P = Paquete verde con apagado de registro de estado y OTP habilitados
Q = Paquete Verde con QE=1 en el Registro de Estado-2
Notas:
1. El prefijo "W" no está incluido en la marca de la pieza.
2. Solo se utiliza la segunda letra para el marcado de la pieza; El tipo de paquete WSON ZP y ZE no se utilizan para la pieza
calificación.
3. Los envíos a granel estándar son en tubo (forma E). Especifique un método de embalaje alternativo, como cinta y carrete
(forma T) o bandeja (forma S), al realizar los pedidos.
4. Para envíos con la función OTP habilitada, especifique al realizar los pedidos.
- 88 -
W25Q64FV
10.1 Números de pieza válidos y marcado en la parte superior
La siguiente tabla proporciona los números de pieza válidos para la memoria SpiFlash W25Q64FV. Comuníquese con Winbond para
conocer la disponibilidad específica por densidad y tipo de paquete. Las memorias Winbond SpiFlash utilizan un 12-
Número de producto de dígitos para realizar el pedido. Sin embargo, debido al espacio limitado, la marca del lado superior de todos los
paquetes utiliza un número abreviado de 10 dígitos.
TIPO DE PAQUETE DENSIDAD NÚMERO DE PRODUCTO MARCADO LATERAL SUPERIOR
W25Q64FVSSIG 25Q64FVSIG
SS W25Q64FVSSIP 25Q64FVSIP
SOC-8 208mil
64M-bit
W25Q64FVSSIQ 25Q64FVSIQ
W25Q64FVSSIF 25Q64FVSIF
W25Q64FVSTIG 25Q64FVTIG
ST
VSOP-8 208mil
64M-bit W25Q64FVSTIP 25Q64FVTIP
W25Q64FVSTIF 25Q64FVTIF
W25Q64FVSFIG 25Q64FVFIG
SF W25Q64FVSFIP 25Q64FVFIP
SOIC-16 300mil
64M-bit
W25Q64FVSFIQ 25Q64FVFIQ
W25Q64FVSFIF 25Q64FVFIF
W25Q64FVDAIG 25Q64FVAIG
Y W25Q64FVDAIP 25Q64FVAIP
PDIP-8 300mil
64M-bit
W25Q64FVDAIQ 25Q64FVAIQ
W25Q64FVDAIF 25Q64FVAIF
W25Q64FVZPIG 25Q64FVIG
ZP(1) W25Q64FVZPIP 25Q64FVIP
WSON-8 6x5mm
64M-bit
W25Q64FVZPIQ 25Q64FVIQ
W25Q64FVZPIF 25Q64FVIF
ZE(1)
W25Q64FVZEIG 25Q64FVIG
WSON-8 8x6mm
64M-bit W25Q64FVZEIP 25Q64FVIP
W25Q64FVZEIF 25Q64FVIF
tuberculosis W25Q64FVTBIG 25Q64FVBIG
TFBGA-24 8x6mm 64M-bit W25Q64FVTBIP 25Q64FVBIP
(matriz de bolas 5x5) W25Q64FVTBIF 25Q64FVBIF
CT W25Q64FVTCIG 25Q64FVCIG
TFBGA-24 8x6mm 64M-bit W25Q64FVTCIP 25Q64FVCIP
(matriz de bolas 6x4) W25Q64FVTCIF 25Q64FVCIF
POR(2) Q64FVY
WLBGA de 16 bolas
64M-bit W25Q64FVBYIF
SIxxxx(3)
Nota:
1. Para los paquetes WSON, el tipo de paquete ZP y ZE no se usa en la marca del lado superior.
2. El paquete WLBGA tipo BY tiene una marca superior especial debido a la limitación de tamaño.
3. xxxx es código de datos.

- 89 - Revisión K
W25Q64FV
11. HISTORIAL DE REVISIÓN
VERSIÓN FECHA PÁGINA DESCRIPCIÓN
A 29/03/2011 Todos
Nuevo Crear Preliminar
60-62 SFDP actualizado a JESD216

B 10/08/2011
5-9, 81, 85-87 Se agregaron tipos de paquetes PDIP, TFBGA
C 02/11/2011 Todos
Designador preliminar eliminado
Referido a la nota de aplicación de definición de SFDP

62
Hora alta/baja del reloj actualizada para leer datos
75
Tiempo de borrado actualizado
D 13/04/2012 76
Tamaño de almohadilla de metal WSON actualizado
82
Se agregaron paquetes TFBGA 5x5, VSOP, opción de pedido
9, 79, 84, 86-87
Q
10, 14, 72 Requisito de apagado agregado

Y 13/07/2012
87 Número de pieza PDIP actualizado
72 Parámetros de tiempo de encendido actualizados

F 15/10/2012 80 Dimensiones PDIP actualizadas
87 Número de pieza de pedido actualizado
76 Añadido tSE de W25Q64FVxxIF

GRAMO 15/03/2013
86,87 Se agregó W25Q64FVxxIF en la información del pedido.
H 11/04/2013 76 tSE modificado de W25Q64FVxxIQ & IF
17 Se agregó la descripción predeterminada de Quad Enable

yo 25/04/2013 71 Voltaje de suministro modificado
81,82 Nota actualizada para almohadilla de metal para WSON, USON
j 30/05/2013 5,10,88-90 Tipo de paquete WLBGA agregado
k 10/06/2013 89 Se agregó WLBGA "MARCADO DEL LADO SUPERIOR"
- 90 -
W25Q64FV
Marcas registradas
Winbond y SpiFlash son marcas comerciales de Winbond Electronics Corporation.

Todas las demás marcas son propiedad de sus respectivos dueños.
Noticia importante
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sistemas o equipos destinados a la implantación quirúrgica, instrumentos de control de energía atómica, instrumentos de
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combustión o para otras aplicaciones destinadas para sustentar o sustentar la vida. Además, los productos Winbond no están
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completamente a Winbond por cualquier daño que resulte de dicho uso o venta inapropiados.
La información de este documento se proporciona únicamente en relación con los productos Winbond. Winbond se
reserva el derecho de realizar cambios, correcciones, modificaciones o mejoras a este documento y los productos
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- 91 - Revisión K

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Fecha de publicación: 10 de junio de 2013

1. DESCRIPCIÓN GENERAL................................................ .................................................... .............5

2. CARACTERISTICAS................................................. .................................................... ..................................5

3. TIPOS DE PAQUETE Y CONFIGURACIONES DE PIN ............................................... .............................6

3.1 Configuración de clavijas SOIC/VSOP 208 mil ........................................... ..................................6

3.2 Configuración de la pastilla WSON 6x5-mm / 8X6-mm.................................... ..............................6

3.10 Descripción de la bola WLBGA ............................................... .................................................... ....10

4.1 Selección de fichas (/CS) ........................................... .................................................... ....................11

4.4 ESPERA (/HOLD) ............................................. .................................................... .....................11

6. DESCRIPCIONES FUNCIONALES .............................................. .................................................... ...13

6.1 OPERACIONES SPI/QPI.................................................... .................................................... ......13

6.1.2 Instrucciones de doble SPI ............................................. .................................................... ..............13

6.1.3 Instrucciones de SPI cuádruple ............................................. .................................................... ..........14

6.1.4 Instrucciones QPI ............................................... .................................................... .....................14

6.1.5 Función de retención ......................................... .................................................... ........................14

6.2 PROTECCIÓN CONTRA ESCRITURA ............................................... .................................................... ......15

7. REGISTROS DE ESTADO E INSTRUCCIONES .................................................. .................................dieciséis

7.1 REGISTROS DE ESTADO ............................................... .................................................... .......dieciséis

7.1.2 Latch de habilitación de escritura (WEL) .................................. .................................................... .........dieciséis

7.1.3 Bits de protección de bloque (BP2, BP1, BP0) .................................. .................................................dieciséis

7.1.4 Protección de bloque superior/inferior (TB) .................................. .................................................... ....dieciséis

7.1.5 Protección de sector/bloque (SEC) ........................................... .................................................... ........dieciséis

7.1.6 Protección del complemento (CMP) ........................................... .................................................... .....16

7.2 INSTRUCCIONES................................................. .................................................... ..............21

7.2.2 Conjunto de instrucciones Tabla 1 (Instrucciones SPI estándar)(1) .................................. ..........................22

Fecha de lanzamiento de la publicación: 10 de junio de 2013

7.2.34 Leer ID JEDEC (9Fh) ........................................... .................................................... .............62

8.1 Calificaciones Máximas Absolutas (1) ............................................... .............................................72

8.3 Temporización y requisitos de encendido y apagado .................................. .....................73

8.5 Condiciones de medición de CA ............................................... .............................................75

8.6 Características eléctricas de CA ............................................... ..........................................76

8.7 Características eléctricas de CA (continuación) ........................................... ..........................................77

8.10 Temporización de ESPERA ............................................... .................................................... .....................78

8.11 Temporización de WP .............................................. .................................................... .........................78

10.1 Números de pieza válidos y marcado en la parte superior ............................................... .............................89

• Familia de Memorias SpiFlash – Rango de funcionamiento de -40 °C a +85 °C

• Flash en serie de mayor rendimiento • Funciones de seguridad avanzadas

– La interfaz de periféricos cuádruples (QPI) reduce la – 8 pines SOIC/VSOP 208 mil

– Supera el flash paralelo X16 – PDIP de 8 pines 300 mil

– Corriente activa de 4 mA, <1 µA Apagado (típ.)

Fecha de lanzamiento de la publicación: 10 de junio de 2013

3. TIPOS DE PAQUETE Y CONFIGURACIONES DE PASADORES

3.1 Configuración de pines SOIC/VSOP 208 mil

A (IO1 ) 2 7 /MANTENER (IO3 )

/WP (IO2 ) 3 6 CLK

3.2 Configuración de la pastilla WSON 6x5-mm / 8X6-mm

A (IO1 ) 2 7 /MANTENER (IO3 )

/WP (IO2 ) 3 6 CLK

3.3 Configuración de clavijas PDIP 300 mil

A (IO1 ) 2 7 /MANTENER (IO3 )

/WP (IO2 ) 3 6 CLK

Entrada de selección de chip

2 A (IO1) E/S Salida de datos (salida de entrada de datos 1)*1

5 DI (IO0) E/S Entrada de datos (salida de entrada de datos 0)*1

Entrada de reloj en serie

7 /MANTENER (IO3) E/S Entrada de retención (salida de entrada de datos 3)*2

8 CCV Fuente de alimentación

*1 IO0 e IO1 se usan para instrucciones SPI estándar y dual

*2 IO0 – IO3 se utilizan para instrucciones Quad SPI

Fecha de lanzamiento de la publicación: 10 de junio de 2013

Configuración de 3,5 pines SOIC 300 mil