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W25Q256JW

1.8V  256M­BIT
MEMORIA  FLASH  EN  SERIE  CON
SPI  DOBLE/CUÁDRUPLE

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
2017  ­  Revisión  B
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W25Q256JW

Tabla  de  contenido

1. DESCRIPCIONES  GENERALES ................................................ .................................................... ..........  5

2. CARACTERÍSTICAS................................................. .................................................... ....................................  5

3. TIPOS  DE  PAQUETE  Y  CONFIGURACIONES  DE  PIN ............................................... .............................  6

3.1 Configuración  de  almohadilla  6x5­mm/  8x6­mm.................................... ..........................................  6  3.2  

Descripción  de  los  pads  WSON  6x5­  mm/  8x6  mm ............................................... .............................  Configuración  de  6  
3.3 pines  SOIC  300­mil .............. .................................................... ..........................  7  Pin  Descripción  SOIC  300­
3.4 mil .................. .................................................... .............................  7  Configuración  de  bolas  TFBGA  8x6­mm  
3.5 (matriz  de  bolas  de  5x5  o  6x4) ....... ..........................................  8  Bola  Descripción  TFBGA  8x6­
3.6 mm . .................................................... ......................................  8  Configuración  de  bola  
3.7 WLCSP ........ .................................................... .......................................  9  Descripción  de  la  bola  
3.8 WLCSP..... .................................................... ..........................................  9
4. DESCRIPCIONES  DE  LOS  PASADORES ................................. .................................................... .....................  10

4.1 Selección  de  fichas  (/CS) ........................................... .................................................... ..................  10  Entrada,  
4.2 salida  y  E/S  de  datos  en  serie  (DI,  DO  y  IO0,  IO1,  IO2,  IO3)........... ........................  10  Protección  contra  escritura  
4.3 (/WP) .................. .................................................... .......................................  10  4.4  ESPERA  (/

HOLD) .... .................................................... .................................................... ...........  10  Reloj  serie  
4.5 (CLK) .................................. .................................................... ..........................  10  Restablecer  (/
4.6 RESET)................. .................................................... ...............................................  10
5. DIAGRAMA  DE  BLOQUES ................................................ .................................................... ........................  11

6. DESCRIPCIONES  FUNCIONALES .............................................. .................................................... ...  12

6.1 Operaciones  SPI .................................................. .................................................... ..........  12
6.1.1  Instrucciones  SPI  estándar.................................................. .................................................... .......12
6.1.2  Instrucciones  de  doble  SPI ............................................. .................................................... ..............12
6.1.3  Instrucciones  de  SPI  cuádruple........................................... .................................................... .............12

6.1.4  Modos  de  dirección  de  3  bytes/4  bytes .................................. .................................................... ....13  6.1.5  Reinicio  
de  software  y  pin  de  hardware/RESET .................................. ..........................................13

6.2 Protección  de  escritura................................................ .................................................... ..........  14

7. REGISTROS  DE  ESTADO  Y  CONFIGURACIÓN .................................................. ..............................  15

7.1 Registros  de  estado .................................................. .................................................... ...............  15  7.1.1  Borrado/
Escritura  en  curso  (OCUPADO)  –  Solo  estado .................. ............................................15

7.1.2  Latch  de  habilitación  de  escritura  (WEL):  solo  estado .................................. ....................................15

7.1.3  Bits  de  protección  de  bloque  (BP3,  BP2,  BP1,  BP0):  escritura  volátil/no  volátil ..........16

7.1.4  Protección  de  bloque  superior/inferior  (TB):  escritura  volátil/no  volátil .................................. .......dieciséis

7.1.5  Complement  Protect  (CMP):  escritura  volátil/no  volátil .................................. .........dieciséis

7.1.1  Protección  de  registro  de  estado  (SRP,  SRL):  escritura  volátil/no  volátil ..........................17

7.1.2  Borrado/Estado  de  Suspensión  de  Programa  (SUS)  –  Solo  Estado .................................... ...................18

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7.1.3  Bits  de  bloqueo  de  registro  de  seguridad  (LB3,  LB2,  LB1):  escritura  OTP  volátil/no  volátil ..........18

7.1.4  Habilitación  cuádruple  (QE):  escritura  volátil/no  volátil .................................. .......................18

7.1.5  Modo  de  dirección  actual  (ADS):  solo  estado .................................. ...............................19

7.1.6  Modo  de  dirección  de  encendido  (ADP):  escritura  no  volátil .................................. ..........19

7.1.7  Selección  de  protección  contra  escritura  (WPS):  escritura  volátil/no  volátil .................................. .....19

7.1.8  Intensidad  del  controlador  de  salida  (DRV1,  DRV0):  escritura  volátil/no  volátil ..........................20
7.1.9  Bits  Reservados  –  No  Funcionales........................................... .............................................20

7.1.10  W25Q256JW  Protección  de  la  memoria  del  registro  de  estado  (WPS  =  0,  CMP  =  0) .......................21  7.1.11  
Estado  de  W25Q256JW  Protección  de  memoria  de  registro  (WPS  =  0,  CMP  =  1) .......................22  7.1.12  W25Q256JW  
Protección  de  memoria  de  bloque  individual  (WPS  =1) .............................................23

7.2 Registro  de  direcciones  ampliado:  solo  escritura  volátil .................................. ..........  24

8. INSTRUCCIONES................................................. .................................................... ..........................  25

8.1 Tablas  de  conjuntos  de  instrucciones  e  ID  de  dispositivo .................................. .....................................  25
8.1.1  Identificación  del  fabricante  y  del  dispositivo ........................................ .....................................25

8.1.2  Tabla  1  del  conjunto  de  instrucciones  (SPI  estándar/doble/cuádruple,  modo  de  dirección  de  3  bytes)  (1) ..........26  
8.1.  3  Tabla  2  del  conjunto  de  instrucciones  (Instrucciones  SPI  dobles/cuádruples,  modo  de  dirección  de  3  bytes) ..........27  
8.1.4  Tabla  3  del  conjunto  de  instrucciones  ( SPI  estándar,  modo  de  dirección  de  4  bytes)  (1) ....................................... ..28  
8.1.5  Tabla  4  del  conjunto  de  instrucciones  (Instrucciones  SPI  dobles/cuádruples,  modo  de  dirección  de  4  bytes) ......29

8.2 Descripciones  de  instrucciones ................................................ .................................................... ....  31  8.2.1  Activar  
escritura  (06h) .................................. .................................................... ..........................31  8.2.2  Habilitación  de  escritura  
para  el  registro  de  estado  volátil  (50h)............. .................................................... .....31  8.2.3  Desactivar  Escritura  
(04h) .................................. .................................................... ............................32  Figura  7.  Instrucción  de  desactivación  
de  escritura  para  el  modo  SPI ............... .................................................... .............32  8.2.4  Lectura  del  registro  de  
estado­1  (05h),  registro  de  estado­2  (35h)  y  registro  de  estado­3  (15h) ......... .....32  8.2.5  Escribir  registro  de  estado­1  
(01h),  registro  de  estado­2  (31h)  y  registro  de  estado­3  (11h) ..............33  8.2.  6  Lectura  del  registro  de  direcciones  
ampliado  (C8h) .................................. ....................................35  8.2.7  Escribir  registro  de  dirección  ampliado  
(C5h) .. .................................................... .......................36  8.2.8  Ingresar  al  modo  de  dirección  de  4  bytes  
(B7h) ............ .................................................... ..........................37  8.2.9  Salir  del  modo  de  dirección  de  4  bytes  
(E9h) ........... .................................................... .............................37  8.2.10  Leer  datos  
(03h) ............ .................................................... ....................................................  .38  8.2.11  Lectura  de  datos  con  dirección  
de  4  bytes  (13h) .................................. .............................................39  8.2.12  Rápido  Lectura  
(0Bh) .............................................. .................................................... ..........40  8.2.13  Lectura  rápida  con  dirección  de  4  
bytes  (0Ch) .................. .................................................... ...........41  8.2.14  Salida  dual  de  lectura  rápida  
(3Bh) ........................... .................................................... ...............42  8.2.15  Salida  doble  de  lectura  rápida  con  dirección  
de  4  bytes  (3  canales) .................. .......................................43  8.2.16  Salida  cuádruple  de  lectura  rápida  
( 6Bh) ................................................. ............................................44  8.2.17  Lectura  rápida  Salida  cuádruple  con  dirección  
de  4  bytes  (6  canales) .................................. ...........45  8.2.18  E/S  dual  de  lectura  rápida  
(BBh) .................. .................................................... ..............................46  8.2.19  E/S  dual  de  lectura  rápida  con  dirección  
de  4  bytes  (BCh). .................................................... ...............47  8.2.20  E/S  cuádruple  de  lectura  rápida  
(EBh) .................. .................................................... .......................48  8.2.21  E/S  cuádruple  de  lectura  rápida  con  dirección  
de  4  bytes  (ECh) .. .................................................... .......49  8.2.22  Programa  Página  
(02h) .................................. .................................................... .......................50

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  2  ­ 2017  ­  Revisión  B
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8.2.23  Programa  de  página  con  dirección  de  4  bytes  (12h) .................................. .....................................51  
8.2.24  Programa  de  página  de  entrada  cuádruple  (32h) .. .................................................... ..................................52  
8.2.25  Programa  de  página  de  entrada  cuádruple  con  dirección  de  4  bytes  
( 34h) .................................................. .......53  8.2.26  Borrado  de  Sector  
(20h) .................................. .................................................... ...............54  8.2.27  Borrado  de  Sector  con  
Dirección  de  4  Bytes  (21h) ........... .................................................... ..........55  8.2.28  Borrado  de  bloque  de  
32  KB  (52  h) .................. .................................................... ............................56  8.2.29  Borrado  de  bloque  
de  64  KB  (D8h) ............ .................................................... ..................................57  8.2.30  Borrado  de  bloque  
de  64  KB  con  dirección  de  4  bytes  (DCh) ....................................................... ...........58  8.2.31  Borrado  de  
chips  (C7h /  60h) .................. .................................................... ....................................59  8.2.32  Borrar /  
Suspender  Programa  (75h)..... .................................................... ..................................60  8.2.33  Borrar /  
Reanudar  programa  (7Ah) ..... .................................................... ....................................61  8.2.34  Apagado  
(B9h) ...... .................................................... .................................................... ....62  8.2.35  Apagado  de  
liberación /  ID  del  dispositivo  (ABh) .................................. .............................................63  8.2.36  Leer  ID  del  
fabricante/dispositivo  (90h) ........................................... ..........................................64  8.2.37  Leer  fabricante /  
ID  de  dispositivo  Dual  I/  O  (92h).................................................... .....................65  8.2.38  Leer  ID  de  
fabricante/dispositivo  Quad  I/O  (94h) ............. .................................................... ..66  8.2.39  Leer  número  de  
identificación  único  (4Bh) .................................. .................................................... ....67  8.2.40  Leer  ID  de  
JEDEC  (9Fh) .................................. .................................................... ...........68  8.2.41  Leer  Registro  SFDP  
(5Ah) ...................... .................................................... ..........................69  8.2.42  Borrar  Registros  de  
Seguridad  (44h) .................. .................................................... ..........................70  8.2.43  Registros  de  
seguridad  del  programa  (42h) ............... .................................................... .....................71  8.2.44  Leer  
Registros  de  Seguridad  (48h) .................. .................................................... ...........72  8.2.45  Bloqueo  
individual  de  bloque/sector  (36h) .................. .................................................... ...........73  8.2.46  Desbloqueo  
de  bloque/sector  individual  (39h) .................. .................................................... .............74  8.2.47  Bloqueo  
de  lectura  de  bloque/sector  (3Dh) ......................... .................................................... ..........75  8.2.48  
Bloqueo  global  de  bloque/sector  (7Eh) ...................... .................................................... ...........76  8.2.49  
Desbloqueo  global  de  bloque/sector  (98h) .................. .................................................... ..........76  8.2.50  Habilitar  Restablecimie
9. CARACTERÍSTICAS  ELECTRICAS................................................ ...............................................  78

9.1 Calificaciones  máximas  absolutas  (1) .................................................... ..........................................  78

9.2 Rangos  de  operación.................................................. .................................................... .............  78  9.3  
Tiempo  de  encendido  y  apagado  y  requisitos ........................... ....................................  79  9.3.1  Requisito  del  ciclo  
de  encendido ........ .................................................... ..........................................80
Características  eléctricas  de  CC ............................................... .................................................... ........  81

9.4  Condiciones  de  medición  de  CA ............................................... ..........................................  82

9.5  Características  eléctricas  de  CA(4,5) ........................................... ..........................................  83

9.6  Características  eléctricas  de  CA  (continuación) ....................................... .....................................  84
9.7 Temporización  de  salida  en  serie ............................................... .................................................... ..........  85  
9.8 Temporización  de  entrada  en  serie ............................... .................................................... ........................  85  9.9  

Temporización /WP .................. .................................................... ....................................................  85
10.  ESPECIFICACIONES  DEL  PAQUETE ............................................... .................................................... ........  86

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W25Q256JW

10.1  SOIC  de  16  pines  300  mil  (Código  de  paquete  F) .................................. .......................................  86  10.1  8­Pad  

WSON  6x5­mm  (Paquete  Código  P) .................................................. ..........................  87  10.2  8­Pad  WSON  8x6­mm  

(Código  de  paquete  E) ........... .................................................... .............  88  10.3  TFBGA  de  24  bolas  de  8x6  mm  (Código  

de  paquete  B,  matriz  de  bolas  de  5x5­1) .................. ..........................  89  10.4  TFBGA  de  24  bolas  de  8x6  mm  (Código  de  

paquete  C,  matriz  de  bolas  de  6x4) ...... ..........................................  90  10.5  WLCSP  de  32  bolas  (Código  de  paquete  Y ,  

Paso  de  bola:  0,50  mm) ........................................... ..........  91  10.6  Información  para  

pedidos.................................... .................................................... .....................  92  10.7  Números  de  pieza  válidos  y  marcado  

en  la  parte  superior .................. .................................................... ..  93
11.  HISTORIAL  DE  REVISIÓN ............................................... .................................................... ......................  94

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  4  ­ 2017  ­  Revisión  B
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W25Q256JW

1.  DESCRIPCIONES  GENERALES
La  memoria  flash  serie  W25Q256JW  (256  MB)  proporciona  una  solución  de  almacenamiento  para  sistemas  con  espacio,  pines  y  energía  limitados.  La  
serie  25Q  ofrece  flexibilidad  y  rendimiento  mucho  más  allá  de  los  dispositivos  Serial  Flash  ordinarios.  Son  ideales  para  emular  código  en  RAM,  ejecutar  
código  directamente  desde  Dual/Quad  SPI  (XIP)  y  almacenar  voz,  texto  y  datos.  El  dispositivo  funciona  con  una  sola  fuente  de  alimentación  de  1,7  V  a  
1,95  V  con  un  consumo  de  corriente  tan  bajo  como  1  µA  para  el  apagado.  Todos  los  dispositivos  se  ofrecen  en  paquetes  que  ahorran  espacio.

La  matriz  W25Q256JW  está  organizada  en  131  072  páginas  programables  de  256  bytes  cada  una.  Se  pueden  programar  hasta  256  bytes  a  la  vez.  Las  
páginas  se  pueden  borrar  en  grupos  de  16  (borrado  de  sector  de  4  KB),  grupos  de  128  (borrado  de  bloque  de  32  KB),  grupos  de  256  (borrado  de  bloque  
de  64  KB)  o  el  chip  completo  (borrado  de  chip).  El  W25Q256JW  tiene  8192  sectores  borrables  y  512  bloques  borrables  respectivamente.  Los  pequeños  
sectores  de  4  KB  permiten  una  mayor  flexibilidad  en  aplicaciones  que  requieren  almacenamiento  de  datos  y  parámetros.

El  W25Q256JW  es  compatible  con  la  interfaz  periférica  en  serie  (SPI)  estándar,  E/S  doble/cuádruple  SPI:  reloj  en  serie,  selección  de  chip,  datos  en  serie  
I/O0  (DI),  I/O1  (DO),  I/O2  y  I/O3 .  Se  admiten  frecuencias  de  reloj  SPI  de  W25Q256JW  de  hasta  133  MHz,  lo  que  permite  velocidades  de  reloj  equivalentes  
de  266  MHz  (133  MHz  x  2)  para  E/S  doble  y  532  MHz  (133  MHz  x  4)  para  E/S  cuádruple  cuando  se  usa  E/S  doble/cuádruple  de  lectura  rápida .  Estas  
velocidades  de  transferencia  pueden  superar  el  rendimiento  de  las  memorias  flash  paralelas  asíncronas  estándar  de  8  y  16  bits.

Además,  el  dispositivo  es  compatible  con  el  fabricante  estándar  JEDEC  y  la  identificación  del  dispositivo  y  el  registro  SFDP,  un  número  de  serie  único  de  
64  bits  y  tres  registros  de  seguridad  de  256  bytes.

2.  CARACTERÍSTICAS

•  Nueva  familia  de  memorias  SpiFlash •  Arquitectura  Flexible  con  sectores  de  4KB
–  W25Q256JW:  256M  bits /  32M  bytes –  Borrado  de  bloque/sector  uniforme  (4K/32K/64K­Byte)
–  Estándares  SPI:  CLK, /CS,  DI,  DO
–  Programa  de  1  a  256  bytes  por  página  programable
–  Doble  SPI:  CLK, /CS,  IO0,  IO1
–  Borrar/programar  suspender  y  reanudar
–  Quad  SPI:  CLK, /CS,  IO0,  IO1,  IO2,  IO3  –  Modo  de  
•  Funciones  de  seguridad  avanzadas
direccionamiento  de  3  o  4  bytes
–  Protección  contra  escritura  de  software  y  hardware
–  Restablecimiento  de  software  y  hardware
–  Bloqueo  de  la  fuente  de  alimentación
•  Flash  en  serie  de  mayor  rendimiento –  Protección  especial  OTP
–  Relojes  SPI  estándar/dual/cuádruple  de  133  MHz  –  SPI   –  Superior/inferior,  protección  de  matriz  complementaria
doble/cuádruple  equivalente  a  266/532  MHz  –  Tasa  de   –  Protección  de  matriz  de  bloque/sector  individual
transferencia  de  datos  continua  de  66  MB/S  –  Mín.   –  Identificación  única  de  64  bits  para  cada  dispositivo
100 000  ciclos  de  borrado  de  programa  por  sector:  más  de  20   –  Registro  de  parámetros  detectables  (SFDP)
años  de  retención  de  datos  •  Baja  potencia,   –  Registros  de  seguridad  de  3X256­Bytes  con  bloqueos  OTP
amplio  rango  de  temperatura :  suministro  único  de  1,7  V  a   –  Bits  de  registro  de  estado  volátiles  y  no  volátiles
1,95  V:  <1  µA  Apagado  (típico):  ­40  °C  a   •  Empaquetado  eficiente  en  el  espacio
+85  °C  rango  de  operación –  WSON  de  8  almohadillas  de  6x5  mm /  8x6  mm  
–  SOIC  de  16  pines  de  300  mil  (pin  adicional/RESET)  –  TFBGA  de  
24  bolas  de  8x6  mm  –  WLCSP  de  
32  bolas
–  Póngase  en  contacto  con  Winbond  para  KGD  y  otras  opciones

Nota:  El  pin  de  hardware/RESET  está  disponible  en  SOIC­16  o  TFBGA;  comuníquese  con  Winbond  para  este  paquete.

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W25Q256JW

3.  TIPOS  DE  PAQUETE  Y  CONFIGURACIONES  DE  PIN

3.1  Configuración  de  la  almohadilla  6x5  mm/  8x6  mm

Vista  superior

/CS 1 8 CCV

/MANTENER  o /REINICIAR
A  (IO1) 2 7
(IO3)

/WP  (IO2) 3 6 CLK

TIERRA 4 5 DI  (IO0)

Figura  1a.  W25Q256JW  Asignaciones  de  almohadillas,  WSON  de  8  almohadillas  de  6x5  y  8x6  mm  (Código  de  paquete  P  y  E)

3.2  Descripción  de  la  pastilla  WSON  6x5­mm/  8x6­mm

NÚMERO  DE  ALMOHADILLA NOMBRE  DE  PAD E/S FUNCIÓN

1 /CS I Entrada  de  selección  de  chip

2 A  (IO1) E/S Salida  de  datos  (Entrada  de  datos  Salida  1)(1)

3 /WP  (IO2) E/S Entrada  de  protección  contra  escritura  (entrada  de  datos  salida  2)(2)

4 TIERRA Suelo

5 DI  (IO0) E/S Entrada  de  datos  (Salida  de  entrada  de  datos  0)(1)

6 CLK I Entrada  de  reloj  en  serie

/MANTENER  o /REINICIAR
7 E/S Entrada  de  retención  o  reinicio  (salida  de  entrada  de  datos  3)(2)
(IO3)

8 CCV Fuente  de  alimentación

Notas:

1.  IO0  e  IO1  se  utilizan  para  instrucciones  SPI  estándar  y  dual

2.  IO0  –  IO3  se  utilizan  para  instrucciones  Quad  SPI,  la  función /HOLD  (o /RESET)  solo  está  disponible  para  Standard/Dual  SPI.

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W25Q256JW

3.3  Configuración  de  clavijas  SOIC  300  mil

Figura  1b.  W25Q256JW  Asignaciones  de  pines,  SOIC  de  16  pines  300  mil  (Código  de  paquete  F)

3.4  Pin  Descripción  SOIC  300­mil
NÚMERO  DE  PIN NOMBRE  PIN E/S FUNCIÓN
/MANTENER  o
1 E/S Entrada  de  retención  o  reinicio  (salida  de  entrada  de  datos  3)(2)
/REINICIAR  (IO3)

2 CCV Fuente  de  alimentación

3 /REINICIAR I Restablecer  entrada(3)

4 CAROLINA  DEL  NORTE No  conecta

5 CAROLINA  DEL  NORTE No  conecta

6 CAROLINA  DEL  NORTE No  conecta

7 /CS I Entrada  de  selección  de  chip

8 A  (IO1) E/S Salida  de  datos  (Entrada  de  datos  Salida  1)(1)

9 /WP  (IO2) E/S Entrada  de  protección  contra  escritura  (salida  de  entrada  de  datos  2)(2)

10 TIERRA Suelo

11 CAROLINA  DEL  NORTE No  conecta

12 CAROLINA  DEL  NORTE No  conecta

13 CAROLINA  DEL  NORTE No  conecta

14 CAROLINA  DEL  NORTE No  conecta

15 DI  (IO0) E/S Entrada  de  datos  (Salida  de  entrada  de  datos  0)(1)

dieciséis CLK I Entrada  de  reloj  en  serie

Notas:

1.  IO0  e  IO1  se  utilizan  para  instrucciones  SPI  estándar  y  doble.

2.  IO0  –  IO3  se  utilizan  para  instrucciones  Quad  SPI,  la  función /HOLD  (o /RESET)  solo  está  disponible  para  Standard/Dual  SPI.

3.  El  pin /RESET  es  un  pin  de  reinicio  de  hardware  dedicado,  independientemente  de  la  configuración  del  dispositivo  o  los  estados  de  funcionamiento.  Si  no  se  utiliza  
la  función  de  reinicio  de  hardware,  este  pin  puede  dejarse  flotando  o  conectarse  a  VCC  en  el  sistema.

­  7  ­
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W25Q256JW

3.5  Configuración  de  bolas  TFBGA  8x6­mm  (matriz  de  bolas  de  5x5  o  6x4)

Vista  superior Vista  superior

A1 A2 A3 A4
A2 A3 A4 A5 CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE NC/RESET

NC/RESET

B1 B2 B3 B4
CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

B1 B2 B3 B4 B5 CAROLINA  DEL  NORTE CLK  TIERRA  VCC

CLK  TIERRA  VCC

C1 C2 C3 C4
CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

C1 C2 C3 C4 C5 CAROLINA  DEL  NORTE /CS CAROLINA  DEL  NORTE

/WP  (IO2)

/CS

D1 D2 D3 D4
/WP  (IO2)
CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

D1 D2 D3 D4 D5 CAROLINA  DEL  NORTE
HACER  (IO1)  DI  (IO0) /MANTENER  (IO3)

E1 E2 E3 E4
HACER  (IO1)  DI  (IO0) /MANTENER  (IO3)
CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

E1 E2 E3 E4 E5 CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

F1 F2 F3 F4
CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE CAROLINA  DEL  NORTE

Código  de  paquete  B Paquete  Código  C

Figura  1c.  W25Q256JW  Asignaciones  de  bolas,  TFBGA  de  24  bolas  de  6x8  mm  (Código  de  paquete  B  y  C)

3.6  Descripción  de  la  bola  TFBGA  8x6­mm
NÚMERO  DE  BOLA NOMBRE  PIN E/S FUNCIÓN
A4 /REINICIAR I Restablecer  entrada(3)

B2 CLK I Entrada  de  reloj  en  serie

B3 TIERRA Suelo

B4 CCV Fuente  de  alimentación

C2 /CS I Entrada  de  selección  de  chip

C4 /WP  (IO2) E/S Entrada  de  protección  contra  escritura  (salida  de  entrada  de  datos  2)(2)

D2 A  (IO1) E/S Salida  de  datos  (Entrada  de  datos  Salida  1)(1)

D3 DI  (IO0) E/S Entrada  de  datos  (Salida  de  entrada  de  datos  0)(1)

D4 /MANTENER  (IO3) E/S Entrada  de  retención  o  reinicio  (salida  de  entrada  de  datos  3)(2)

Múltiple CAROLINA  DEL  NORTE No  conecta

Notas:

1.  IO0  e  IO1  se  utilizan  para  instrucciones  SPI  estándar  y  dual

2.  IO0  –  IO3  se  utilizan  para  instrucciones  Quad  SPI,  la  función /HOLD  (o /RESET)  solo  está  disponible  para  Standard/Dual  SPI.
3.  El  pin /RESET  es  un  pin  de  reinicio  de  hardware  dedicado,  independientemente  de  la  configuración  del  dispositivo  o  los  estados  de  funcionamiento.  Si  no  se  utiliza  la  
función  de  reinicio  de  hardware,  este  pin  puede  dejarse  flotando  o  conectarse  a  VCC  en  el  sistema

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  8  ­ 2017  ­  Revisión  B
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W25Q256JW

3.7  Configuración  de  bola  WLCSP

Figura  1d.  W25Q256JW  Asignaciones  de  bolas,  WLCSP  de  32  bolas  (Código  de  paquete  Y)

3.8  Descripción  de  la  bola  WLCSP
NÚMERO  DE  BOLA NOMBRE  PIN E/S FUNCIÓN
C3 CCV Fuente  de  alimentación

D3 IO3 E/S Datos  Entrada  Salida  3(2)

E3 CLK I Entrada  de  reloj  en  serie

F3 DI  (IO0) E/S Entrada  de  datos  (Salida  de  entrada  de  datos  0)(1)

C4 /CS I Entrada  de  selección  de  chip

D4 A  (IO1) E/S Salida  de  datos  (Entrada  de  datos  Salida  1)(1)

E4 IO2 E/S Entrada  de  datos  Salida  2(2)

F4 TIERRA Suelo

Múltiple CAROLINA  DEL  NORTE No  conecta

Notas:

1.  IO0  e  IO1  se  utilizan  para  instrucciones  SPI  estándar  y  dual

2.  IO0  –  IO3  se  utilizan  para  instrucciones  Quad  SPI,  la  función /HOLD  (o /RESET)  solo  está  disponible  para  Standard/Dual  SPI.

3.  El  pin /RESET  es  un  pin  de  reinicio  de  hardware  dedicado,  independientemente  de  la  configuración  del  dispositivo  o  los  estados  de  funcionamiento.

Si  no  se  utiliza  la  función  de  reinicio  de  hardware,  este  pin  puede  dejarse  flotando  o  conectarse  a  VCC  en  el  sistema

­  9  ­
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W25Q256JW

4.  DESCRIPCIONES  DE  PIN

4.1  Selección  de  chips  (/CS)

El  pin  SPI  Chip  Select  (/CS)  activa  y  desactiva  el  funcionamiento  del  dispositivo.  Cuando /CS  es  alto,  el  dispositivo  no  está  seleccionado  y  los  
pines  de  salida  de  datos  en  serie  (DO  o  IO0,  IO1,  IO2,  IO3)  están  en  alta  impedancia.  Cuando  se  deselecciona,  el  consumo  de  energía  de  los  
dispositivos  estará  en  niveles  de  espera  a  menos  que  esté  en  progreso  un  ciclo  interno  de  registro  de  estado  de  borrado,  programación  o  
escritura.  Cuando /CS  baja,  se  seleccionará  el  dispositivo,  el  consumo  de  energía  aumentará  a  niveles  activos  y  se  podrán  escribir  instrucciones  
y  leer  datos  del  dispositivo.
Después  del  encendido, /CS  debe  pasar  de  alto  a  bajo  antes  de  que  se  acepte  una  nueva  instrucción.  La  entrada /CS  debe  realizar  un  
seguimiento  del  nivel  de  suministro  de  VCC  en  el  encendido  y  el  apagado  (consulte  “Protección  contra  escritura”  y  la  Figura  58).  Si  es  necesario,  
se  puede  usar  una  resistencia  pull­up  en  el  pin /CS  para  lograr  esto.

4.2  Entrada,  salida  y  E/S  de  datos  en  serie  (DI,  DO  y  IO0,  IO1,  IO2,  IO3)

El  W25Q256JW  es  compatible  con  la  operación  estándar  SPI,  Dual  SPI  y  Quad  SPI.  Las  instrucciones  SPI  estándar  utilizan  el  pin  DI  (entrada)  
unidireccional  para  escribir  en  serie  instrucciones,  direcciones  o  datos  en  el  dispositivo  en  el  flanco  ascendente  del  pin  de  entrada  del  reloj  en  
serie  (CLK).  El  SPI  estándar  también  usa  DO  (salida)  unidireccional  para  leer  datos  o  estado  del  dispositivo  en  el  flanco  descendente  de  CLK.

Las  instrucciones  SPI  doble  y  cuádruple  utilizan  los  pines  IO  bidireccionales  para  escribir  instrucciones,  direcciones  o  datos  en  serie  en  el  
dispositivo  en  el  borde  ascendente  de  CLK  y  leer  datos  o  estado  del  dispositivo  en  el  borde  descendente  de  CLK.  Las  instrucciones  Quad  SPI  
requieren  que  se  establezca  el  bit  de  habilitación  cuádruple  (QE)  no  volátil  en  el  registro  de  estado­2.
Cuando  QE=1,  el  pin /WP  se  convierte  en  IO2  y  el  pin /HOLD  se  convierte  en  IO3.

4.3  Protección  contra  escritura  (/WP)

El  pin  de  protección  contra  escritura  (/WP)  se  puede  usar  para  evitar  que  se  escriba  el  registro  de  estado.  Usado  junto  con  los  bits  de  protección  
de  bloque  del  registro  de  estado  (CMP,  SEC,  TB,  BP2,  BP1  y  BP0)  y  los  bits  de  protección  de  registro  de  estado  (SRP),  una  porción  tan  pequeña  
como  un  sector  de  4  KB  o  toda  la  matriz  de  memoria  puede  protegerse  por  hardware.  El  pin /WP  está  activo  bajo.

4.4  MANTENER  (/MANTENER)

El  pin /HOLD  permite  pausar  el  dispositivo  mientras  está  seleccionado  activamente.  Cuando /HOLD  está  bajo,  mientras  que /CS  está  bajo,  el  pin  
DO  estará  en  alta  impedancia  y  las  señales  en  los  pines  DI  y  CLK  serán  ignoradas  (no  importa).  Cuando /HOLD  se  eleva,  se  puede  reanudar  el  
funcionamiento  del  dispositivo.  La  función /HOLD  puede  ser  útil  cuando  varios  dispositivos  comparten  las  mismas  señales  SPI.  El  pin /HOLD  
está  activo  bajo.  Cuando  el  bit  QE  del  Registro  de  estado­2  se  configura  para  E/S  cuádruple,  la  función  del  pin /HOLD  no  está  disponible  ya  que  
este  pin  se  usa  para  IO3.  Consulte  la  Figura  1a­c  para  conocer  la  configuración  de  pines  de  la  operación  de  E/S  cuádruple.

4.5  Reloj  en  serie  (CLK)

El  pin  de  entrada  de  reloj  en  serie  (CLK)  de  SPI  proporciona  la  temporización  para  las  operaciones  de  entrada  y  salida  en  serie.  ("Ver  Operaciones  
SPI")

4.6  Restablecer  (/RESET)

Un  pin  de  hardware/RESET  dedicado  está  disponible  en  los  paquetes  SOIC­16  y  TFBGA.  Cuando  se  reduce  durante  un  período  mínimo  de  ~  1  
µS,  este  dispositivo  finalizará  cualquier  operación  externa  o  interna  y  volverá  a  su  estado  de  encendido.

Nota:  El  pin  de  hardware/RESET  está  disponible  en  SOIC­16  o  TFBGA;  comuníquese  con  Winbond  para  este  paquete.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  10  ­ 2017  ­  Revisión  B
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W25Q256JW

5.  DIAGRAMA  DE  BLOQUES

Registro  SFDP Registro  de  seguridad  1  ­  3

000000h 0000FFh 003000h   0030FFh

002000h   0020FFh
001000h 0010FFh

Segmentación  de  bloques
xxFF00h xxFFFFh 01FFFF00h 01FFFFFFh
• • • •
Sector  15  (4KB) Bloque  511  (64KB)
xxF000h xxF0FFh 01FF0000h 01FF00FFh
xxEF00h xxEFFFh
• •
Sector  14  (4KB)
xxE000h xxE0FFh

xxDF00h xxDFFFh
• •
Sector  13  (4KB)
xxD000h xxD0FFh
•
•
• •
•
•

xx2F00h xx2FFFh decodificación  

protección  
escritura  
contra  
Lógica  
filas
de  
de  
y  

• •
Sector  2  (4KB)
xx2000h xx20FFh

xx1F00h xx1FFFh 0100FF00h 0100FFFFh

• • • •
Sector  1  (4KB) Bloque  256  (64KB)   W25Q256FV  
W25Q256JW

xx1000h xx10FFh 01000000h 010000FFh

xx0F00h xx0FFFh
• • 00FFFF00h 00FFFFFFh
Sector  0  (4KB) • •
xx0000h xx00FFh Bloque  255  (64KB)
00FF0000h 00FF00FFh

•
•
Control  de  escritura •
/WP  (IO2 )
Lógica
0080FF00h 0080FFFFh
• •
Bloque  128  (64KB)  
00800000h 008000FFh
Estado 007FFF00h 007FFFFFFh
Registro • •
Bloque  127  (64KB)
007F0000h 007F00FFh

•
•
Alto  voltaje •
Generadores
0000FF00h 0000FFFFh
/MANTENER   • •
Bloque  0  (64KB)
(IO3 )  o  REINICIAR 00000000h 000000FFh
Dirección  de  página
CLK
Pestillo /  Contador Comienzo Finalizando
SPI Dirección  de  página Dirección  de  página
/CS Dominio  &
Lógica  de  control
Decodificación  de  columna

y  búfer  de  página  de  256  bytes
Datos
ED  (IO0 )

A  (IO1 ) Dirección  de  byte
Pestillo /  Contador

Figura  2.  Diagrama  de  bloques  de  la  memoria  flash  serie  W25Q256JW

­  11  ­
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W25Q256JW

6.  DESCRIPCIONES  FUNCIONALES
6.1  Operaciones  SPI

Encender

Inicialización  del  dispositivo
&  Estado  Registro  Actualizar
(Células  no  volátiles)

PAD=  0 PAD=  1
Valor  de  bit  ADP

Dirección  de  3  bytes Dirección  de  4  bytes
Habilitar  4  bytes  (B7h)
Hardware Restablecimiento  
SPI  estándar SPI  estándar
Reiniciar de  SPI  (66  h  +  99  h)
SPI  doble SPI  doble
Deshabilitar  4  bytes  (E9h)
SPI  cuádruple SPI  cuádruple

Figura  3.  Diagrama  de  funcionamiento  de  la  memoria  flash  serie  W25Q256JW

6.1.1  Instrucciones  SPI  estándar
Se  accede  al  W25Q256JW  a  través  de  un  bus  compatible  con  SPI  que  consta  de  cuatro  señales:  reloj  en  serie  (CLK),  selección  
de  chip  (/CS),  entrada  de  datos  en  serie  (DI)  y  salida  de  datos  en  serie  (DO).  Las  instrucciones  SPI  estándar  utilizan  el  pin  de  
entrada  DI  para  escribir  en  serie  instrucciones,  direcciones  o  datos  en  el  dispositivo  en  el  flanco  ascendente  de  CLK.  El  pin  de  
salida  DO  se  usa  para  leer  datos  o  estado  del  dispositivo  en  el  borde  descendente  de  CLK.

Se  admiten  los  modos  de  operación  de  bus  SPI  0  (0,0)  y  3  (1,1).  La  principal  diferencia  entre  el  Modo  0  y  el  Modo  3  se  refiere  al  
estado  normal  de  la  señal  CLK  cuando  el  maestro  del  bus  SPI  está  en  modo  de  espera  y  los  datos  no  se  transfieren  al  Serial  
Flash.  Para  el  Modo  0,  la  señal  CLK  normalmente  es  baja  en  los  flancos  ascendentes  y  descendentes  de /CS.  Para  el  Modo  3,  
la  señal  CLK  normalmente  es  alta  en  los  flancos  ascendentes  y  descendentes  de /CS.

6.1.2  Instrucciones  de  doble  SPI
El  W25Q256JW  es  compatible  con  la  operación  Dual  SPI  cuando  se  usan  instrucciones  como  "Fast  Read  Dual  Output  (3Bh)"  y  
"Fast  Read  Dual  I/O  (BBh)".  Estas  instrucciones  permiten  que  los  datos  se  transfieran  hacia  o  desde  el  dispositivo  a  una  velocidad  
dos  o  tres  veces  superior  a  la  de  los  dispositivos  Serial  Flash  normales.  Las  instrucciones  de  lectura  Dual  SPI  son  ideales  para  
descargar  rápidamente  código  a  la  RAM  al  momento  del  encendido  (sombreado  de  código)  o  para  ejecutar  código  crítico  que  
no  es  de  velocidad  directamente  desde  el  bus  SPI  (XIP).  Cuando  se  utilizan  instrucciones  Dual  SPI,  los  pines  DI  y  DO  se  
convierten  en  pines  de  E/S  bidireccionales:  IO0  e  IO1.

6.1.3  Instrucciones  de  SPI  cuádruple
El  W25Q256JW  es  compatible  con  la  operación  Quad  SPI  cuando  se  usan  instrucciones  como  "Salida  cuádruple  de  lectura  
rápida  (6Bh)",  "E/S  cuádruple  de  lectura  rápida  (EBh)".  Estas  instrucciones  permiten  que  los  datos  se  transfieran  hacia  o  desde  
el  dispositivo  de  cuatro  a  seis  veces  más  rápido  que  el  Serial  Flash  normal.  Las  instrucciones  de  lectura  cuádruple  ofrecen  una  
mejora  significativa  en  las  tasas  de  transferencia  de  acceso  continuo  y  aleatorio,  lo  que  permite  una  rápida  sombra  de  código  en  
la  RAM  o  la  ejecución  directamente  desde  el  bus  SPI  (XIP).
.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  12  ­ 2017  ­  Revisión  B
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W25Q256JW

6.1.4  Modos  de  dirección  de  3  bytes/4  bytes  El  
W25Q256JW  proporciona  dos  modos  de  dirección  que  se  pueden  usar  para  especificar  cualquier  byte  de  datos  en  la  
matriz  de  memoria.  El  modo  de  dirección  de  3  bytes  es  compatible  con  generaciones  anteriores  de  memoria  flash  serie  
que  solo  admiten  datos  de  hasta  128  Mbits.  Para  direccionar  los  datos  de  256  Mbit  o  más  en  el  modo  de  dirección  de  
3  bytes,  se  debe  usar  el  registro  de  direcciones  extendido  además  de  las  direcciones  de  3  bytes.
El  modo  de  dirección  de  4  bytes  está  diseñado  para  admitir  dispositivos  de  memoria  flash  serie  de  256  M­bit  a  32  G­bit.  El  registro  de  direcciones  
extendido  no  es  necesario  cuando  el  modo  de  direcciones  de  4  bytes  está  habilitado.

Al  encenderse,  el  W25Q256JW  puede  funcionar  en  el  modo  de  dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  según  la  configuración  
del  bit  de  registro  de  estado  no  volátil  ADP  (S17).  Si  ADP=0,  el  dispositivo  funcionará  en  modo  de  dirección  de  3  bytes;  si  ADP=1,  el  dispositivo  
funcionará  en  modo  de  dirección  de  4  bytes.  El  valor  predeterminado  de  fábrica  para  ADP  es  0.

Para  cambiar  entre  los  modos  de  dirección  de  3  bytes  o  de  4  bytes,  se  deben  utilizar  las  instrucciones  "Ingresar  al  modo  de  4  bytes  (B7h)"  o  "Salir  
del  modo  de  4  bytes  (E9h)".  El  modo  de  dirección  actual  se  indica  mediante  el  bit  de  registro  de  estado  ADS  (S16).

W25Q256JW  también  admite  un  conjunto  de  instrucciones  SPI  básicas  que  requieren  una  dirección  dedicada  de  4  bytes,  independientemente  de  la  
configuración  del  modo  de  dirección  del  dispositivo.  Consulte  la  Tabla  2  del  conjunto  de  instrucciones  para  obtener  más  información.

6.1.5  Reinicio  de  software  y  pin  de  hardware/RESET

El  W25Q256JW  se  puede  restablecer  al  estado  de  encendido  inicial  mediante  una  secuencia  de  restablecimiento  de  software  en  el  modo  SPI.
Esta  secuencia  debe  incluir  dos  comandos  consecutivos:  Enable  Reset  (66h)  &  Reset  (99h).  Si  la  secuencia  de  comandos  se  acepta  con  éxito,  el  
dispositivo  tardará  aproximadamente  30  uS  (tRST)  en  restablecerse.  No  se  aceptará  ningún  comando  durante  el  período  de  reinicio.

Para  el  paquete  SOIC­16  y  TFBGA,  W25Q256JW  proporciona  un  pin /RESET  dedicado.  Poner  el  pin /RESET  en  nivel  bajo  durante  un  período  
mínimo  de  ~1us  (tRESET*)  restablecerá  el  dispositivo  a  su  estado  de  encendido  inicial.

El  pin  Hardware/RESET  tiene  la  prioridad  más  alta  entre  todas  las  señales  de  entrada.  Drive /RESET  bajo  durante  un  período  mínimo  de  ~1us  
(tRESET*)  interrumpirá  cualquier  operación  externa/interna  en  curso,  independientemente  del  estado  de  otras  señales  SPI  (/CS,  CLK,  IO).

Nota:  
1.  Si  bien  un  pulso  de /RESET  más  rápido  (tan  corto  como  unos  pocos  cientos  de  nanosegundos)  a  menudo  restablecerá  el  dispositivo,  un
Se  recomienda  un  pulso  mínimo  de  1  us  para  garantizar  un  funcionamiento  confiable.
2.  Hay  una  resistencia  pull­up  interna  para  el  pin  dedicado/RESET  en  el  paquete  SOIC­16  y  TFBGA.  Si
la  función  de  reinicio  no  se  usa,  este  pin  se  puede  dejar  flotando  en  el  sistema.

­  13  ­
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W25Q256JW

6.2  Protección  contra  
escritura  Las  aplicaciones  que  usan  memoria  no  volátil  deben  tener  en  cuenta  la  posibilidad  de  ruido  y  otras  
condiciones  adversas  del  sistema  que  pueden  comprometer  la  integridad  de  los  datos.  Para  solucionar  este  
problema,  el  W25Q256JW  proporciona  varios  medios  para  proteger  los  datos  de  escrituras  inadvertidas.

•  El  dispositivo  se  restablece  cuando  VCC  está  por  debajo  del  
umbral  •  Deshabilitación  de  escritura  con  retardo  de  
tiempo  después  del  encendido  •  Instrucciones  para  habilitar/deshabilitar  escritura  y  deshabilitación  automática  de  
escritura  después  de  borrar  o  programar  •  Protección  contra  escritura  de  software  y  hardware  (/WP  
pin)  mediante  registros  de  estado  Bloqueos  de  sector  para  la  protección  del  arreglo  
•  Protección  contra  escritura  usando  la  instrucción  de  apagado  •  
Protección  contra  escritura  de  bloqueo  para  el  registro  de  estado  hasta  el  próximo  encendido  •  
Protección  contra  escritura  de  programa  único  (OTP)  para  el  arreglo  y  los  registros  de  seguridad  usando  el  registro  de  estado*
*
Nota:  Esta  función  está  disponible  mediante  pedido  especial.  Comuníquese  con  Winbond  para  obtener  más  detalles.

Al  encenderse  o  apagarse,  el  W25Q256JW  mantendrá  una  condición  de  reinicio  mientras  VCC  esté  por  debajo  del  valor  de  umbral  de  VWI  
(consulte  el  tiempo  de  encendido  y  los  niveles  de  voltaje  y  la  Figura  43).  Mientras  se  reinicia,  todas  las  operaciones  están  deshabilitadas  y  
no  se  reconocen  instrucciones.  Durante  el  encendido  y  después  de  que  el  voltaje  de  VCC  exceda  VWI,  todas  las  instrucciones  relacionadas  
con  el  programa  y  el  borrado  se  desactivan  aún  más  durante  un  tiempo  de  retardo  de  tPUW.  Esto  incluye  las  instrucciones  de  activación  de  
escritura,  programa  de  página,  borrado  de  sector,  borrado  de  bloque,  borrado  de  chip  y  registro  de  estado  de  escritura.  Tenga  en  cuenta  que  
el  pin  de  selección  de  chip  (/CS)  debe  rastrear  el  nivel  de  suministro  de  VCC  en  el  encendido  hasta  que  se  alcance  el  nivel  mínimo  de  VCC  
y  el  retraso  de  tiempo  tVSL ,  y  también  debe  rastrear  el  nivel  de  suministro  de  VCC  en  el  apagado  para  evitar  una  secuencia  de  comando  
adversa. .  Si  es  necesario,  se  puede  usar  una  resistencia  pull­up  en  el  pin /CS  para  lograr  esto.

Después  del  encendido,  el  dispositivo  se  coloca  automáticamente  en  un  estado  de  desactivación  de  escritura  con  el  registro  de  estado  Latch  
de  habilitación  de  escritura  (WEL)  establecido  en  0.  Se  debe  emitir  una  instrucción  de  habilitación  de  escritura  antes  de  un  programa  de  
página,  borrado  de  sector,  borrado  de  bloque,  borrado  de  chip  o  se  aceptará  la  instrucción  de  registro  de  estado  de  escritura.  Después  de  
completar  un  programa,  borrar  o  escribir  una  instrucción,  el  pestillo  de  habilitación  de  escritura  (WEL)  se  borra  automáticamente  a  un  estado  
de  escritura  desactivada  de  0.

La  protección  contra  escritura  controlada  por  software  se  facilita  utilizando  la  instrucción  de  registro  de  estado  de  escritura  y  configurando  los  
bits  de  protección  de  registro  de  estado  (SRP,  SRL)  y  protección  de  bloque  (CMP,  TB,  BP[3:0]).  Estos  ajustes  permiten  configurar  una  parte  
o  toda  la  matriz  de  memoria  como  de  solo  lectura.  Usado  junto  con  el  pin  de  protección  contra  escritura  (/WP),  los  cambios  en  el  registro  de  
estado  se  pueden  habilitar  o  deshabilitar  bajo  el  control  del  hardware.  Consulte  la  sección  Registro  de  estado  para  obtener  más  información.  
Además,  la  instrucción  de  apagado  ofrece  un  nivel  adicional  de  protección  contra  escritura,  ya  que  se  ignoran  todas  las  instrucciones  excepto  
la  instrucción  de  liberación  de  apagado.

El  W25Q256JW  también  proporciona  otro  método  de  protección  contra  escritura  utilizando  los  bloqueos  de  bloques  individuales.  Cada  bloque  
de  64  KB  (excepto  los  bloques  superior  e  inferior,  un  total  de  510  bloques)  y  cada  sector  de  4  KB  dentro  de  los  bloques  superior/inferior  (un  
total  de  32  sectores)  están  equipados  con  un  bit  de  bloqueo  de  bloque  individual.  Cuando  el  bit  de  bloqueo  es  0,  se  puede  borrar  o  programar  
el  sector  o  bloque  correspondiente;  cuando  el  bit  de  bloqueo  se  establece  en  1,  se  ignorarán  los  comandos  de  borrado  o  programa  emitidos  
al  sector  o  bloque  correspondiente.  Cuando  se  enciende  el  dispositivo,  todos  los  bits  de  bloqueo  de  bloque  individual  serán  1,  por  lo  que  
toda  la  matriz  de  memoria  está  protegida  contra  borrado/programación.  Se  debe  emitir  una  instrucción  de  "Desbloqueo  de  bloque  individual  
(39h)"  para  desbloquear  cualquier  sector  o  bloque  específico.

El  bit  WPS  en  el  Registro  de  estado­3  se  usa  para  decidir  qué  esquema  de  protección  contra  escritura  se  debe  usar.  Cuando  WPS=0  
(predeterminado  de  fábrica),  el  dispositivo  solo  utilizará  bits  CMP,  TB,  BP[3:0]  para  proteger  áreas  específicas  del  arreglo;  cuando  WPS=1,  
el  dispositivo  utilizará  los  bloqueos  de  bloques  individuales  para  la  protección  contra  escritura.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  14  ­ 2017  ­  Revisión  B
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W25Q256JW

7.  REGISTROS  DE  ESTADO  Y  CONFIGURACIÓN  Se  proporcionan  tres  registros  

de  estado  y  configuración  para  W25Q256JW.  Las  instrucciones  Read  Status  Register­1/2/3  se  pueden  usar  para  proporcionar  el  estado  
de  la  disponibilidad  de  la  matriz  de  memoria  flash,  si  el  dispositivo  está  habilitado  o  deshabilitado  para  escritura,  el  estado  de  protección  
contra  escritura,  la  configuración  de  Quad  SPI,  el  estado  de  bloqueo  del  registro  de  seguridad,  Estado  de  borrado/suspensión  del  
programa,  intensidad  del  controlador  de  salida,  encendido  y  modo  de  dirección  actual.  La  instrucción  de  registro  de  estado  de  escritura  
se  puede  utilizar  para  configurar  las  funciones  de  protección  contra  escritura  del  dispositivo,  la  configuración  de  SPI  cuádruple,  las  
funciones  de  bloqueo  OTP  del  registro  de  seguridad,  la  fuerza  del  controlador  de  salida  y  el  modo  de  dirección  de  encendido.  El  acceso  
de  escritura  al  registro  de  estado  está  controlado  por  el  estado  de  los  bits  de  bloqueo  del  registro  de  estado  (SRL)  no  volátiles,  la  
instrucción  de  habilitación  de  escritura  y  durante  las  operaciones  de  SPI  estándar/dual.

7.1  Registros  de  estado

S7 S6 S5 S4 S3 S2 S1 S0

SRP  TB  BP3  BP2  BP1  BP0  WEL  OCUPADO

Estado  Registro  Proteger
(volátil/no  volátil  grabable)

Broca  de  protección  superior/inferior
(volátil/no  volátil  grabable)

Bloquear  bits  de  protección
(volátil/no  volátil  grabable)

Pestillo  de  activación  de  escritura

(Estado­Solo)

s
Borrar/Escribir  en  progreso
(Estado­Solo)

Figura  4a.  Registro  de  estado­1

7.1.1  Borrado/Escritura  en  progreso  (BUSY)  –  Solo  estado  OCUPADO  es  un  bit  de  

solo  lectura  en  el  registro  de  estado  (S0)  que  se  establece  en  un  estado  1  cuando  el  dispositivo  está  ejecutando  un  Programa  de  página,  Programa  
de  página  cuádruple,  Borrado  de  sector,  Instrucciones  de  borrado  de  bloque,  borrado  de  chip,  registro  de  estado  de  escritura  o  registro  de  seguridad  
de  borrado/programa.  Durante  este  tiempo,  el  dispositivo  ignorará  más  instrucciones,  excepto  la  instrucción  Leer  registro  de  estado  y  Borrar/
suspender  programa  (consulte  tW,  tPP,  tSE,  tBE  y  tCE  en  Características  de  CA).  Cuando  se  haya  completado  la  instrucción  de  programa,  borrar  
o  escribir  estado/registro  de  seguridad,  el  bit  OCUPADO  se  borrará  a  un  estado  0,  lo  que  indica  que  el  dispositivo  está  listo  para  recibir  más  
instrucciones.

7.1.2  Enclavamiento  de  habilitación  de  escritura  (WEL):  solo  estado  El  
enclavamiento  de  habilitación  de  escritura  (WEL)  es  un  bit  de  solo  lectura  en  el  registro  de  estado  (S1)  que  se  establece  en  1  después  de  
ejecutar  una  instrucción  de  habilitación  de  escritura.  El  bit  de  estado  WEL  se  borra  a  0  cuando  el  dispositivo  está  deshabilitado  para  escritura.  
Se  produce  un  estado  de  desactivación  de  escritura  al  encender  o  después  de  cualquiera  de  las  siguientes  instrucciones:  desactivación  de  
escritura,  programa  de  página,  programa  de  página  cuádruple,  borrado  de  sector,  borrado  de  bloque,  borrado  de  chip,  registro  de  estado  de  
escritura,  registro  de  seguridad  de  borrado  y  registro  de  seguridad  de  programa.

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W25Q256JW

7.1.3  Bits  de  protección  de  bloque  (BP3,  BP2,  BP1,  BP0):  escritura  volátil/no  volátil  Los  bits  de  protección  de  
bloque  (BP3,  BP2,  BP1,  BP0)  son  bits  de  lectura/escritura  no  volátiles  en  el  registro  de  estado  (S5,  S4,  S3  y  S2)  que  proporcionan  
control  y  estado  de  protección  contra  escritura.  Los  bits  de  protección  de  bloque  se  pueden  configurar  mediante  la  instrucción  de  
registro  de  estado  de  escritura  (consulte  tW  en  las  características  de  CA).  Todo,  nada  o  una  parte  de  la  matriz  de  memoria  se  puede  
proteger  de  las  instrucciones  de  programar  y  borrar  (consulte  la  tabla  de  protección  de  la  memoria  del  registro  de  estado).  La  
configuración  predeterminada  de  fábrica  para  los  bits  de  protección  de  bloque  es  0,  ninguno  de  los  arreglos  protegidos.

7.1.4  Protección  de  bloque  superior/inferior  (TB):  escritura  volátil/no  volátil  El  bit  superior/inferior  
(TB)  no  volátil  controla  si  los  bits  de  protección  de  bloque  (BP3,  BP2,  BP1,  BP0)  protegen  desde  la  parte  superior  (TB).  =0)  o  la  parte  
inferior  (TB=1)  de  la  matriz,  como  se  muestra  en  la  tabla  Protección  de  la  memoria  del  registro  de  estado.  La  configuración  
predeterminada  de  fábrica  es  TB=0.  El  bit  TB  se  puede  configurar  con  la  instrucción  de  registro  de  estado  de  escritura  según  el  
estado  de  los  bits  SRP  y  WEL.

7.1.5  Complement  Protect  (CMP)  –  Escritura  volátil/no  volátil  El  bit  Complement  Protect  (CMP)  

es  un  bit  de  lectura/escritura  no  volátil  en  el  registro  de  estado  (S14).  Se  usa  junto  con  los  bits  TB,  BP3,  BP2,  BP1  y  BP0  para  brindar  
más  flexibilidad  para  la  protección  de  la  matriz.  Una  vez  que  CMP  se  establece  en  1,  se  revertirá  la  protección  de  matriz  anterior  
establecida  por  TB,  BP3,  BP2,  BP1  y  BP0.  Por  ejemplo,  cuando  CMP=0,  un  bloque  superior  de  64  KB  puede  protegerse  mientras  
que  el  resto  de  la  matriz  no  lo  está;  cuando  CMP=1,  el  bloque  superior  de  64  KB  quedará  desprotegido  mientras  que  el  resto  de  la  
matriz  será  de  solo  lectura.  Consulte  la  tabla  Protección  de  la  memoria  del  registro  de  estado  para  obtener  más  información.  La  
configuración  predeterminada  es  CMP=0.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  16  ­ 2017  ­  Revisión  B
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W25Q256JW

7.1.1 Protección  de  registro  de  estado  (SRP,  SRL):  escritura  volátil/no  volátil
Se  proporcionan  tres  registros  de  estado  y  configuración  para  W25Q256JW.  Las  instrucciones  Read  Status  Register­1/2/3  se  pueden  
usar  para  proporcionar  el  estado  de  la  disponibilidad  de  la  matriz  de  memoria  flash,  si  el  dispositivo  está  habilitado  o  deshabilitado  para  
escritura,  el  estado  de  protección  contra  escritura,  la  configuración  de  Quad  SPI,  el  estado  de  bloqueo  del  registro  de  seguridad,  El  
estado  de  borrado/suspensión  del  programa  y  la  fuerza  del  controlador  de  salida,  la  instrucción  de  registro  de  estado  de  escritura  se  
puede  usar  para  configurar  las  funciones  de  protección  contra  escritura  del  dispositivo,  la  configuración  de  Quad  SPI,  los  bloqueos  OTP  
del  registro  de  seguridad,  el  controlador  de  salida.  El  acceso  de  escritura  al  registro  de  estado  está  controlado  por  el  estado  de  los  bits  
de  protección  del  registro  de  estado  no  volátiles  (SRP,  SRL),  la  instrucción  de  habilitación  de  escritura  y,  durante  las  operaciones  de  
SPI  estándar/dual,  el  pin /WP.

Estado
SRL  SRP/WP Registro Descripción

Software /WP  pin  no  tiene  control.  El  registro  de  estado  se  puede  escribir  después  de  una  
0 0 X
Proteccion instrucción  de  habilitación  de  escritura,  WEL=1.  [Predeterminado  de  fábrica]

Hardware Cuando  el  pin /WP  es  bajo,  el  registro  de  estado  se  bloquea  y  no  se  puede  
0 1 0
Protegido escribir.

Hardware Cuando  el  pin /WP  es  alto,  el  registro  de  estado  se  desbloquea  y  se  puede  
0 1 1
Desprotegido escribir  después  de  una  instrucción  de  habilitación  de  escritura,  WEL=1.

1 X X Fuente  de  alimentación El  registro  de  estado  está  protegido  y  no  se  puede  volver  a  escribir  hasta  el  
Aislamiento próximo  ciclo  de  apagado  y  encendido.(1)

Una  vez El  Registro  de  estado  está  protegido  permanentemente  y  no  se  puede  escribir  
1 X X
programa(2) en  él.  (habilitado  agregando  el  comando  de  prefijo  AAh,  55h)

1.  Cuando  SRL  =  1,  un  ciclo  de  apagado  y  encendido  cambiará  el  estado  de  SRL  =  0.
2.  Comuníquese  con  Winbond  para  obtener  detalles  sobre  la  secuencia  de  instrucciones  especial.

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W25Q256JW

S15  S14  S13  S12  S11  S10  S9 S8

SUS  CMP  LB3  LB2  LB1 (R)  QE  S.R.L.

Estado  de  suspensión
(Solo  estado)

Complemento  Proteger
(volátil/no  volátil  grabable)

Bits  de  bloqueo  de  registro  de  seguridad
(OTP  volátil/no  volátil  grabable)

Reservado

Habilitar  cuádruple
(volátil/no  volátil  grabable)

Registro  de  estado  Proteger  1
(volátil/no  volátil  grabable)

Figura  4b.  Registro  de  estado­2

7.1.2  Estado  de  suspensión  de  programa/borrado  (SUS):  solo  estado  El  bit  de  

estado  de  suspensión  es  un  bit  de  solo  lectura  en  el  registro  de  estado  (S15)  que  se  establece  en  1  después  de  ejecutar  una  
instrucción  de  suspensión  de  programa/borrado  (75h).  El  bit  de  estado  SUS  se  borra  a  0  mediante  la  instrucción  Erase/
Program  Resume  (7Ah),  así  como  un  ciclo  de  apagado  y  encendido.

7.1.3  Bits  de  bloqueo  de  registro  de  seguridad  (LB3,  LB2,  LB1):  escritura  OTP  volátil/no  volátil

Los  bits  de  bloqueo  del  registro  de  seguridad  (LB3,  LB2,  LB1)  son  bits  de  programa  único  (OTP)  no  volátiles  en  el  registro  de  estado  (S13,  S12,  S11)  que  
proporcionan  el  control  y  el  estado  de  protección  contra  escritura  a  los  registros  de  seguridad.  El  estado  predeterminado  de  LB3­1  es  0,  los  registros  de  
seguridad  están  desbloqueados.  LB3­1  se  puede  establecer  en  1  individualmente  usando  la  instrucción  de  registro  de  estado  de  escritura.  LB3­1  son  
programables  una  vez  (OTP),  una  vez  que  se  establece  en  1,  el  registro  de  seguridad  de  256  bytes  correspondiente  se  convertirá  en  solo  lectura  de  forma  
permanente.

7.1.4  Habilitación  cuádruple  (QE):  escritura  volátil/no  volátil  El  bit  de  
habilitación  cuádruple  (QE)  es  un  bit  de  lectura/escritura  no  volátil  en  el  registro  de  estado  (S9)  que  permite  la  operación  SPI  
cuádruple.  Cuando  el  bit  QE  se  establece  en  un  estado  0  (predeterminado  de  fábrica  para  números  de  pieza  con  opciones  
de  pedido  "IM"), /HOLD  está  habilitado,  el  dispositivo  funciona  en  los  modos  SPI  estándar/doble.  Cuando  el  bit  QE  se  
establece  en  1  (valor  predeterminado  de  fábrica  para  números  de  pieza  con  opciones  de  pedido  "IQ"),  los  pines  Quad  IO2  e  
IO3  están  habilitados  y  la  función /HOLD  está  desactivada,  el  dispositivo  funciona  en  SPI  estándar/dual/cuádruple  modos.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  18  ­ 2017  ­  Revisión  B
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W25Q256JW

S23  S22  S21  S20  S19  S18  S17  S16

(R) DRV1  DRV0  (R) (R) ANUNCIOS  WPS  ADP

Reservado

Potencia  del  controlador  de  salida
(volátil/no  volátil  grabable)

Reservado

Selección  de  protección  contra  escritura

(volátil/no  volátil  grabable)

Modo  de  dirección  de  encendido
(Escribible  no  volátil)

Modo  de  dirección  actual
(Solo  estado)

Figura  4c.  Registro  de  estado­3

7.1.5  Modo  de  dirección  actual  (ADS):  solo  estado  El  bit  de  modo  

de  dirección  actual  es  un  bit  de  solo  lectura  en  el  registro  de  estado­3  que  indica  en  qué  modo  de  dirección  está  operando  
actualmente  el  dispositivo.  Cuando  ADS=0,  el  dispositivo  está  en  el  Modo  de  dirección  de  3  bytes,  cuando  ADS=1,  el  
dispositivo  está  en  el  modo  de  dirección  de  4  bytes.

7.1.6  Modo  de  dirección  de  encendido  (ADP):  escritura  no  volátil

El  bit  ADP  es  un  bit  no  volátil  que  determina  el  modo  de  dirección  inicial  cuando  el  dispositivo  se  enciende  o  se  reinicia.  Este  
bit  solo  se  usa  durante  el  período  de  inicialización  de  encendido  o  restablecimiento  del  dispositivo,  y  solo  se  puede  escribir  
mediante  la  secuencia  de  estado  de  escritura  no  volátil  (06h  +  11h).  Cuando  ADP=0  (predeterminado  de  fábrica),  el  dispositivo  
se  encenderá  en  modo  de  dirección  de  3  bytes,  se  debe  usar  el  registro  de  dirección  extendido  para  acceder  a  regiones  de  
memoria  más  allá  de  128  Mb.  Cuando  ADP=1,  el  dispositivo  se  encenderá  directamente  en  modo  de  dirección  de  4  bytes.

7.1.7  Selección  de  protección  contra  escritura  (WPS):  escritura  volátil/no  volátil  El  bit  WPS  
se  usa  para  seleccionar  qué  esquema  de  protección  contra  escritura  debe  usarse.  Cuando  WPS=0,  el  dispositivo  utilizará  la  
combinación  de  bits  CMP,  TB,  BP[3:0]  para  proteger  un  área  específica  de  la  matriz  de  memoria.  Cuando  WPS=1,  el  
dispositivo  utilizará  los  bloqueos  de  bloques  individuales  para  proteger  cualquier  sector  o  bloque  individual.  El  valor  
predeterminado  para  todos  los  bits  de  bloqueo  de  bloque  individual  es  1  al  encender  el  dispositivo  o  después  del  reinicio.

­  19  ­
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W25Q256JW

7.1.8  Potencia  del  controlador  de  salida  (DRV1,  DRV0):  escritura  volátil/no  volátil  Los  bits  
DRV1  y  DRV0  se  utilizan  para  determinar  la  potencia  del  controlador  de  salida  para  las  operaciones  de  lectura.
DRV1,  DRV0 Fuerza  del  conductor

0,  0 100%

0,  1 75%

1,  0 50%

1,  1 25%  (configuración  predeterminada)

7.1.9  Bits  reservados:  no  funcionales

Hay  algunos  bits  de  registro  de  estado  reservados  que  se  pueden  leer  como  "0"  o  "1".  Se  recomienda  ignorar  los  valores  de  esos  bits.  
Durante  una  instrucción  de  "Escribir  registro  de  estado",  los  bits  reservados  se  pueden  escribir  como  "0",  pero  no  habrá  ningún  efecto.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  20  ­ 2017  ­  Revisión  B
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W25Q256JW

7.1.10  W25Q256JW  Protección  de  memoria  de  registro  de  estado  (WPS  =  0,  CMP  =  0)
REGISTRO  DE  ESTADO(1) W25Q256JW  (256M­BIT /  32M­BYTE)  PROTECCIÓN  DE  MEMORIA(2)
PROTEGIDO PROTEGIDO PROTEGIDO PROTEGIDO
TB  BP3  BP2  BP1  BP0
BLOQUE(S) DIRECCIONES DENSIDAD PARTE

X 0 0 0 0 NINGUNO NINGUNO NINGUNO NINGUNO

0 0 0 0 1 511 01FF0000h  ­  01FFFFFFh 64  KB Superior  1/512

0 0 0 1 0 510  a  511 01FE0000h  ­  01FFFFFFh 128  KB Superior  1/256

0 0 0 1 1 508  a  511 01FC0000h  ­  01FFFFFFh 256  KB Superior  1/128

0 0 1 0 0 504  a  511 01F80000h  ­  01FFFFFFh 512  KB Superior  1/64

0 0 1 0 1 496  a  511 01F00000h  ­  01FFFFFFh 1MB Superior  1/32

0 0 1 1 0 480  a  511 01E00000h  ­  01FFFFFFh 2MB Superior  1/16

0 0 1 1 1 448  a  511 01C00000h  ­  01FFFFFFh 4MB 1/8  superior

0 1 0 0 0 384  a  511 01800000h  ­  01FFFFFFh 8MB 1/4  superior

0 1 0 0 1 256  a  511 01000000h  ­  01FFFFFFh 16  MB 1/2  superior

1 0 0 0 1 0 00000000h  ­  0000FFFFh 64  KB Inferior  1/512

1 0 0 1 0 0  a  1 00000000h  ­  0001FFFFh 128  KB Inferior  1/256

1 0 0 1 1 0  a  3 00000000h  ­  0003FFFFh 256  KB Inferior  1/128

1 0 1 0 0 0  a  7 00000000h  ­  0007FFFFh 512  KB Inferior  1/64

1 0 1 0 1 0  a  15 00000000h  ­  000FFFFFh 1MB Inferior  1/32

1 0 1 1 0 0  a  31 00000000h  ­  001FFFFFh 2MB Inferior  1/16

1 0 1 1 1 0  a  63 00000000h  ­  003FFFFFh 4MB 1/8  inferior

1 1 0 0 0 0  a  127 00000000h  ­  007FFFFFh 8MB 1/4  inferior

1 1 0 0 1 0  a  255 00000000h  ­  00FFFFFFh 16  MB Inferior  1/2

X 1 1 0 X 0  a  511 00000000h  ­  01FFFFFFh 32  MB TODO

X 1 X 1 X 0  a  511 00000000h  ­  01FFFFFFh 32MB TODO

Notas:
1.  X  =  no  me  importa  
2.  Si  algún  comando  de  Borrar  o  Programar  especifica  una  región  de  memoria  que  contiene  una  porción  de  datos  protegidos,  este  comando  será
ignorado

­  21  ­
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W25Q256JW

7.1.11  W25Q256JW  Protección  de  memoria  de  registro  de  estado  (WPS  =  0,  CMP  =  1)
REGISTRO  DE  ESTADO(1) W25Q256JW  (256M­BIT /  32M­BYTE)  PROTECCIÓN  DE  MEMORIA(2)
PROTEGIDO PROTEGIDO PROTEGIDO PROTEGIDO
TB  BP3  BP2  BP1  BP0
BLOQUE(S) DIRECCIONES DENSIDAD PARTE

X 0 0 0 0 TODO 00000000h  ­  01FFFFFFh TODO TODO

0 0 0 0 1 0  a  510 00000000h  ­  01FEFFFFh 32,704  KB Inferior  511/512

0 0 0 1 0 0  a  509 00000000h  ­  01FDFFFFh 32,640  KB Inferior  255/256

0 0 0 1 1 0  a  507 00000000h  ­  01FBFFFFh 32,512  KB Inferior  127/128

0 0 1 0 0 0  a  503 00000000h  ­  01F7FFFFh 32,256  KB Inferior  63/64

0 0 1 0 1 0  a  495 00000000h  ­  01EFFFFFh 31MB Inferior  31/32

0 0 1 1 0 0  a  479 00000000h  ­  01DFFFFFh 30  MB Inferior  15/16

0 0 1 1 1 0  a  447 00000000h  ­  01BFFFFFh 28  MB Inferior  7/8

0 1 0 0 0 0  a  383 00000000h  ­  017FFFFFh 24MB Inferior  3/4

0 1 0 0 1 0  a  255 00000000h  ­  00FFFFFFh 16  MB Inferior  1/2

1 0 0 0 1 1  a  511 00010000h  ­  01FFFFFFh 32,704  KB Superior  511/512

1 0 0 1 0 2  a  511 00020000h  ­  01FFFFFFh 32,640  KB Superior  255/256

1 0 0 1 1 4  a  511 00040000h  ­  01FFFFFFh 32,512  KB Superior  127/128

1 0 1 0 0 8  a  511 00080000h  ­  01FFFFFFh 32,256  KB Superior  63/64

1 0 1 0 1 16  a  511 00100000h  ­  01FFFFFFh 31MB Superior  31/32

1 0 1 1 0 32  a  511 00200000h  ­  01FFFFFFh 30  MB Superior  15/16

1 0 1 1 1 64  a  511 00400000h  ­  01FFFFFFh 28  MB 7/8  superior

1 1 0 0 0 128  a  511 00800000h  ­  01FFFFFFh 24MB 3/4  superior

1 1 0 0 1 256  a  511 01000000h  ­  01FFFFFFh 16  MB 1/2  superior

X 1 1 0 X NINGUNO NINGUNO NINGUNO NINGUNO

X 1 X 1 X NINGUNO NINGUNO NINGUNO NINGUNO

Notas:
1.  X  =  no  me  importa  
2.  Si  algún  comando  de  Borrar  o  Programar  especifica  una  región  de  memoria  que  contiene  una  porción  de  datos  protegidos,  este  comando  será
ignorado

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  22  ­ 2017  ­  Revisión  B
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W25Q256JW

7.1.12  W25Q256JW  Protección  de  memoria  de  bloque  individual  (WPS=1)

Sector  15  (4KB)
Sector  14  (4KB)
(64KB)

Bloque  
511

Sector  1  (4KB) Bloqueos  de  bloques  individuales:
Sector  0  (4KB)
32  Sectores  (Superior/Inferior)
510  bloques

Bloque  510  (64KB) Bloqueo  Bloque  Individual:  
36h  +  Dirección

Desbloqueo  Bloque  Individual:  
39h  +  Dirección

Bloqueo  de  lectura  de  bloque:

3Dh  +  Dirección

Bloqueo  de  bloque  global:
Bloque  1  (64KB)
7Eh

Desbloqueo  de  bloque  
Sector  15  (4KB)
global:  98h
Sector  14  (4KB)
bloque  
0 (64KB)

Sector  1  (4KB)
Sector  0  (4KB)

Figura  4d.  Bloqueos  individuales  de  bloque/sector

Notas:  1.  

La  protección  de  bloque/sector  individual  solo  es  válida  cuando  WPS=1.
2.  Todos  los  bits  de  bloqueo  de  bloque/sector  individuales  se  establecen  en  1  de  forma  predeterminada  después  del  encendido,  toda  la  matriz  de  memoria  está  protegida.

­  23  ­
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W25Q256JW

7.2  Registro  de  direcciones  extendidas:  solo  escritura  volátil  Además  de  los  
registros  de  estado,  W25Q256JW  proporciona  un  registro  de  direcciones  extendidas  volátil  que  consta  del  4.°  byte  
de  la  dirección  de  memoria.  El  registro  de  direcciones  extendidas  se  usa  solo  cuando  el  dispositivo  está  funcionando  
en  el  modo  de  direcciones  de  3  bytes  (ADS=0).  La  matriz  de  memoria  inferior  de  128  Mb  (00000000h  –  00FFFFFFh)  
se  selecciona  cuando  A24=0,  todas  las  instrucciones  con  direcciones  de  3  bytes  se  ejecutarán  dentro  de  esa  región.  
Cuando  A24=1,  se  seleccionará  la  matriz  de  memoria  superior  de  128  Mb  (01000000h  –  01FFFFFFh).

Si  el  dispositivo  se  enciende  con  el  bit  ADP  establecido  en  1,  o  se  emite  una  instrucción  "Ingresar  al  modo  de  dirección  de  4  bytes  (B7h)",  el  dispositivo  
requerirá  la  entrada  de  dirección  de  4  bytes  para  todas  las  instrucciones  relacionadas  con  la  dirección  y  la  configuración  del  registro  de  dirección  extendida.  
será  ignorado.  Sin  embargo,  cualquier  comando  con  entrada  de  dirección  de  4  bytes  reemplazará  los  bits  de  registro  de  dirección  extendida  (A31­A24)  con  
nuevas  configuraciones.

Tras  el  encendido  o  después  de  la  ejecución  de  un  reinicio  de  software/hardware,  los  valores  del  registro  de  direcciones  extendidas  se  borrarán  a  0.

EA7  EA6  EA5  EA4  EA3  EA2  EA1  EA0

A31  A30  A29  A28  A27  A26  A25  A24

Reservado  
para  densidades  más  altas
512  MB  ~  32  GB
(Solo  escritura  volátil)

Bit  de  dirección  #24
A24=0:  Seleccionar  inferior  128Mb
A24=1:  Seleccionar  superior  128Mb
(Solo  escritura  volátil)

Figura  4e.  Registro  de  direcciones  extendido

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  24  ­ 2017  ­  Revisión  B
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W25Q256JW

8.  INSTRUCCIONES
El  conjunto  de  instrucciones  SPI  estándar/doble/cuádruple  del  W25Q256JW  consta  de  48  instrucciones  básicas  que  se  controlan  completamente  
a  través  del  bus  SPI  (consulte  la  tabla  1­4  del  conjunto  de  instrucciones).  Las  instrucciones  se  inician  con  el  flanco  descendente  de  Chip  Select  
(/CS).  El  primer  byte  de  datos  registrado  en  la  entrada  DI  proporciona  el  código  de  instrucción.
Los  datos  en  la  entrada  DI  se  muestrean  en  el  flanco  ascendente  del  reloj  con  el  bit  más  significativo  (MSB)  primero.

Las  instrucciones  varían  en  longitud  desde  un  solo  byte  hasta  varios  bytes  y  pueden  ir  seguidas  de  bytes  de  dirección,  bytes  de  datos,  bytes  
ficticios  (no  importa)  y,  en  algunos  casos,  una  combinación.  Las  instrucciones  se  completan  con  el  flanco  ascendente  del  flanco /CS.  Los  
diagramas  de  temporización  relativos  al  reloj  para  cada  instrucción  se  incluyen  en  las  Figuras  5  a  57.  Todas  las  instrucciones  de  lectura  pueden  
completarse  después  de  cualquier  bit  cronometrado.  Sin  embargo,  todas  las  instrucciones  que  escriben,  programan  o  borran  deben  completarse  
en  un  límite  de  bytes  (/CS  se  eleva  después  de  que  se  hayan  cronometrado  8  bits  completos),  de  lo  contrario,  la  instrucción  se  ignorará.  Esta  
característica  protege  aún  más  el  dispositivo  de  escrituras  inadvertidas.  Además,  mientras  se  programa  o  borra  la  memoria,  o  cuando  se  
escribe  el  registro  de  estado,  se  ignorarán  todas  las  instrucciones,  excepto  la  lectura  del  registro  de  estado,  hasta  que  se  complete  el  ciclo  de  
programación  o  borrado.

8.1  Tablas  de  conjuntos  de  instrucciones  e  ID  de  dispositivo

8.1.1  Identificación  del  fabricante  y  del  dispositivo

IDENTIFICACIÓN  DEL  FABRICANTE (MF7  ­  MF0)

Memoria  flash  serie  Winbond EFh

ID  del  dispositivo (ID7  ­  ID0) (ID15  ­  ID0)

Instrucción ABh,  90h,  92h,  94h 9Fh

W25Q256JW 18:00 6019h

W25Q256JW­IM* 18:00 8019h

Nota:  Para  compatibilidad  con  DTR,  QPI,  consulte  la  hoja  de  datos  W25Q256JW  DTR.

­  25  ­
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W25Q256JW

8.1.2  Tabla  1  del  conjunto  de  instrucciones  (SPI  estándar/doble/cuádruple,  modo  de  dirección  de  3  bytes)  (1)

Salida  de  entrada  de  datos byte  1 byte  2 byte  3 byte  4 byte  5 byte  6 byte  7

Número  de  reloj  (1­1­1) 8 8 8 8 8 8 8

Habilitar  escritura 06h

Habilitación  de  escritura  SR  volátil 50h

Deshabilitar  escritura 04h

Suelte  el  apagado abh

ID  del  dispositivo abh Ficticio Ficticio Ficticio (ID7­ID0)(2)

ID  de  fabricante/dispositivo 90h Ficticio Ficticio 00h    (MF7­MF0) (ID7­ID0)

Identificación  JEDEC 9Fh (MF7­MF0) (ID15­ID8) (ID7­ID0)

Leer  ID  único 4  señora Ficticio Ficticio Ficticio Ficticio (UID63­0)

Leer  datos 03h A23­A16 A15­A8 A7­A0 (D7­D0)

Leer  datos  con  dirección  de  4  bytes 13:00 A31­A24 A23­A16 A15­A8 A7­A0 (D7­D0)

Lectura  rápida 0Bh A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Lectura  rápida  con  dirección  de  4  bytes 0  canales A31­A24 A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Programa  de  página 02h A23­A16 A15­A8 A7­A0 D7­D0 D7­D0(3)

Programa  de  página  con  dirección  de  4  bytes 12h A31­A24 A23­A16 A15­A8 A7­A0 D7­D0 D7­D0(3)

Borrado  de  sector  (4KB) 20h A23­A16 A15­A8 A7­A0

Borrado  de  sector  (4  KB)  con  dirección  de  4  bytes 21:00 A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  bloque  (32KB) 52h A23­A16 A15­A8 A7­A0

Borrado  de  bloque  (64KB) D8h A23­A16 A15­A8 A7­A0

Borrado  de  bloque  (64  KB)  con  dirección  DCh  de  4  bytes A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  chips C7h/60h

Registro  de  estado  de  lectura­1 05h (S7­S0)(2)

Registro  de  estado  de  escritura­1  (4) 01h (S7­S0)(4)

Leer  registro  de  estado­2 35h (S15­S8)(2)

Registro  de  estado  de  escritura­2 31h (S15­S8)

Registro  de  estado  de  lectura­3 15h (S23­S16)(2)

Registro  de  estado  de  escritura­3 11h (S23­S16)

Leer  Dir.  Extendida  registro C8h (EA7­EA0)(2)

Escribir  dir.  extendida  registro C5h (EA7­EA0)

Leer  registro  SFDP 5Ah A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Borrar  registro  de  seguridad(5) 44h A23­A16 A15­A8 A7­A0

Registro  de  seguridad  del  programa(5) 42h A23­A16 A15­A8 A7­A0 D7­D0 D7­D0(3)

Leer  registro  de  seguridad(5) 48h A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Bloqueo  de  bloque  global 7Eh

Desbloqueo  de  bloque  global 98h

Bloqueo  de  bloque  de  lectura 3Dh A23­A16 A15­A8 A7­A0 (L7­L0)

Bloqueo  de  bloque  individual 36h A23­A16 A15­A8 A7­A0

Desbloqueo  de  bloque  individual 39h A23­A16 A15­A8 A7­A0

Borrar /  Suspender  programa 75h

Borrar /  Reanudar  programa 7  Ah

Corriente  cortada B9h

Ingrese  al  modo  de  dirección  de  4  bytes B7h

Salir  del  modo  de  dirección  de  4  bytes E9h

Habilitar  reinicio 66h

Reiniciar  el  dispositivo 99h

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  26  ­ 2017  ­  Revisión  B
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W25Q256JW

8.1.3  Tabla  2  del  conjunto  de  instrucciones  (Instrucciones  SPI  duales/cuádruples,  modo  de  dirección  de  3  bytes)
Salida  de  entrada  de  datos byte  1   byte  2  8 byte  3  8 byte  4  8 byte  5  4 byte  6  4 byte  7  4 byte  8  4 byte  9  4 byte  10  4
Número  de  reloj  (1­1­2) 8

Salida  dual  de  lectura  rápida 3Bh A23­A16  A15­A8 A7­A0  Maniquí  Maniquí  (D7­D0)  (7) …

Salida  dual  de  lectura  rápida  
3  canales A31­A24  A23­A16  A15­A8 A7­A0  Maniquí  Maniquí  (D7­D0)  (7) …
con  dirección  de  4  bytes

8 4 4 4 4 4 4
Número  de  reloj  (1­2­2) 4 4 4
ID  de  fabricante/dispositivo  E/S  dual 92h A23­A16  A15­A8 00 Ficticio(11)  (MF7­MF0)  (ID7­ID0)

E/S  dual  de  lectura  rápida Bbh A23­A16  A15­A8 A7­A0  ficticio(11)  (D7­D0) …

E/S  dual  de  lectura  rápida
BCh A31­A24  A23­A16  A15­A8 A7­A0  Ficticio(11)  (D7­D0)  …
con  dirección  de  4  bytes

Número  de  reloj  (1­1­4) 8 8 8 8 2 2 2 2 2 2

Programa  de  página  de  entrada  cuádruple 32h A23­A16  A15­A8 A7­A0  (D7­D0)(9)  (D7­D0)(3) …

Programa  de  cuatro  
34h A31­A24  A23­A16  A15­A8 A7­A0 D7­D0 … …
páginas  con  dirección  de  4  bytes

Salida  cuádruple  de  lectura  rápida 6Bh A23­A16  A15­A8 A7­A0  Ficticio  Ficticio  Ficticio  Ficticio  (D7­D0)(9)  …

Salida  cuádruple  de  lectura  
6  canales A31­A24  A23­A16  A15­A8
rápida  con  dirección  de  4  bytes A7­A0  Simulada  Simulada  Simulada  Simulada  (D7­D0)(9)

Número  de  reloj  (1­4­4) 8 2 2 2 2 2 2 2 2 2

Fabricante/ID  de  dispositivo  E/S  cuádruple 94h A23­A16  A15­A8 00 Ficticio(11)  Ficticio  Ficticio  (MF7­MF0)  (ID7­ID0)

E/S  cuádruple  de  lectura  rápida EBh A23­A16  A15­A8 A7­A0  Ficticio(11)  Ficticio  Ficticio  (D7­D0) …

E/S  cuádruple  de  lectura  rápida
ech A31­A24  A23­A16  A15­A8 A7­A0f  Ficticio(11)  Ficticio  Ficticio  (D7­D0) …
con  dirección  de  4  bytes

­  27  ­
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W25Q256JW

8.1.4  Tabla  3  del  conjunto  de  instrucciones  (SPI  estándar,  modo  de  dirección  de  4  bytes)  (1)

Salida  de  entrada  de  datos byte  1 byte  2 byte  3 byte  4 byte  5 byte  6 byte  7

Número  de  reloj  (1­1­1) 8 8 8 8 8 8 8

Habilitar  escritura 06h

Habilitación  de  escritura  SR  volátil 50h

Deshabilitar  escritura 04h

Suelte  el  apagado abh

ID  del  dispositivo abh Ficticio Ficticio Ficticio (ID7­ID0)(2)

ID  de  fabricante/dispositivo 90h Ficticio Ficticio 00h    (MF7­MF0) (ID7­ID0)

Identificación  JEDEC 9Fh (MF7­MF0) (ID15­ID8) (ID7­ID0)

Leer  ID  único 4  señora Ficticio Ficticio Ficticio Ficticio Ficticio (UID63­0)

Leer  datos 03h A31­A24 A23­A16 A15­A8 A7­A0 (D7­D0)

Leer  datos  con  dirección  de  4  bytes 13:00 A31­A24 A23­A16 A15­A8 A7­A0 (D7­D0)

Lectura  rápida 0Bh A31­A24 A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Lectura  rápida  con  dirección  de  4  bytes 0  canales A31­A24 A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Programa  de  página 02h A31­A24 A23­A16 A15­A8 A7­A0 D7­D0 D7­D0(3)

Programa  de  página  con  dirección  de  4  bytes 12h A31­A24 A23­A16 A15­A8 A7­A0 D7­D0 D7­D0(3)

Borrado  de  sector  (4KB) 20h A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  sector  (4  KB)  con  dirección  de  4  bytes 21:00 A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  bloque  (32KB) 52h A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  bloque  (64KB) D8h A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  bloque  (64  KB)  con  dirección  DCh  de  4  bytes A31­A24 A23­A16 A15­A8 A7­A0

Borrado  de  chips C7h/60h

Registro  de  estado  de  lectura­1 05h (S7­S0)(2)

Registro  de  estado  de  escritura­1  (4) 01h (S7­S0)(4)

Leer  registro  de  estado­2 35h (S15­S8)(2)

Registro  de  estado  de  escritura­2 31h (S15­S8)

Registro  de  estado  de  lectura­3 15h (S23­S16)(2)

Registro  de  estado  de  escritura­3 11h (S23­S16)

Leer  Dir.  Extendida  registro C8h (EA7­EA0)(2)

Escribir  dir.  extendida  registro C5h (EA7­EA0)

Leer  registro  SFDP 5Ah A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Borrar  registro  de  seguridad(5) 44h A31­A24 A23­A16 A15­A8 A7­A0

Registro  de  seguridad  del  programa(5) 42h A31­A24 A23­A16 A15­A8 A7­A0 D7­D0 D7­D0(3)

Leer  registro  de  seguridad(5) 48h A31­A24 A23­A16 A15­A8 A7­A0 Ficticio (D7­D0)

Bloqueo  de  bloque  global 7Eh

Desbloqueo  de  bloque  global 98h

Bloqueo  de  bloque  de  lectura 3Dh A31­A24 A23­A16 A15­A8 A7­A0 (L7­L0)

Bloqueo  de  bloque  individual 36h A31­A24 A23­A16 A15­A8 A7­A0

Desbloqueo  de  bloque  individual 39h A31­A24 A23­A16 A15­A8 A7­A0

Borrar /  Suspender  programa 75h

Borrar /  Reanudar  programa 7  Ah

Corriente  cortada B9h

Ingrese  al  modo  de  dirección  de  4  bytes B7h

Salir  del  modo  de  dirección  de  4  bytes E9h

Habilitar  reinicio 66h

Reiniciar  el  dispositivo 99h

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  28  ­ 2017  ­  Revisión  B
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W25Q256JW

8.1.5  Tabla  4  del  conjunto  de  instrucciones  (Instrucciones  SPI  dobles/cuádruples,  modo  de  dirección  de  4  bytes)

Salida  de  entrada  de  datos byte  1 byte  2 byte  3 byte  4 byte  5 byte  6 byte  7 byte  8 Byte9

Número  de  reloj  (1­1­2) 8 8 8 8 8 8 4 4

Salida  dual  de  lectura  rápida 3Bh A31­A24 A23­A16 A15­A8 A7­A0 Muñeco  (D7­D0,…)  (7)

Salida  dual  de  lectura  rápida  
3  canales A31­A24 A23­A16 A15­A8 A7­A0 Muñeco  (D7­D0,…)  (7)
con  dirección  de  4  bytes

Número  de  reloj  (1­2­2) 8 4 4 4 4 4 4 4

ID  de  fabricante/dispositivo  E/S  dual 92h A31­A24 A23­A16 A15­A8 00 Ficticio(11)  (MF7­MF0)  (ID7­ID0)

E/S  dual  de  lectura  rápida Bbh A31­A24 A23­A16 A15­A8 A7­A0 maniquí(11) (D7­D0)

E/S  doble  de  lectura  
BCh A31­A24 A23­A16 A15­A8 A7­A0 maniquí(11) (D7­D0)
rápida  con  dirección  de  4  bytes

Número  de  reloj  (1­1­4) 8 8 8 8 8 4 4 4

Programa  de  página  de  entrada  cuádruple 32h A31­A24 A23­A16 A15­A8 A7­A0 (D7­D0)(9)  (D7­D0)(3)..

Programa  de  cuatro  
34h A31­A24 A23­A16 A15­A8 A7­A0 D7­D0 D7­D0 D7­D0 D7­D0
páginas  con  dirección  de  4  bytes

Salida  cuádruple  de  lectura  rápida 6Bh A31­A24 A23­A16 A15­A8 A7­A0 Maniquí  Maniquí  (D7­D0)(9)

Salida  cuádruple  de  lectura  
6  canales A31­A24 A23­A16 A15­A8 A7­A0 Maniquí  Maniquí  (D7­D0)(9)
rápida  con  dirección  de  4  bytes

Número  de  reloj  (1­4­4) 8 2 2 2 2 2 4 2 2

Fabricante/ID  de  dispositivo  E/S  cuádruple 94h A31­A24 A23­A16 A15­A8 00 Ficticio(11)  Ficticio  (MF7­MF0)  (ID7­ID0)

E/S  cuádruple  de  lectura  rápida EBh A31­A24 A23­A16 A15­A8 A7­A0 Maniquí  (11)  Maniquí  (D7­D0)

E/S  cuádruple  de  lectura  
ech A31­A24 A23­A16 A15­A8 A7­A0 Maniquí  (11)  Maniquí  (D7­D0)
rápida  con  dirección  de  4  bytes

­  29  ­
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Notas:
1.  Los  bytes  de  datos  se  desplazan  primero  con  el  bit  más  significativo.  Los  campos  de  bytes  con  datos  entre  paréntesis  "( )"  indican  la  salida  
de  datos  del  dispositivo  en  1,  2  o  4  pines  IO.
2.  El  contenido  del  registro  de  estado  y  la  identificación  del  dispositivo  se  repetirán  continuamente  hasta  que /CS  finalice  la  instrucción.
3.  Se  requiere  al  menos  un  byte  de  entrada  de  datos  para  el  programa  de  página,  el  programa  de  cuatro  páginas  y  los  registros  de  seguridad  
del  programa,  hasta  256  bytes  de  entrada  de  datos.  Si  se  envían  más  de  256  bytes  de  datos  al  dispositivo,  el  direccionamiento  
se  ajustará  al  principio  de  la  página  y  sobrescribirá  los  datos  enviados  previamente.
4.  El  registro  de  estado  de  escritura­1  (01h)  también  se  puede  usar  para  programar  el  registro  de  estado­1  y  2,  consulte  la  sección  8.2.5.
5.  Dirección  del  Registro  de  Seguridad:  
Registro  de  Seguridad  1:  A23­16  =  00h;  A15­8  =  10h;  A7­0  =  dirección  de  byte  Registro  de  
seguridad  2:  A23­16  =  00h;  A15­8  =  20h;  A7­0  =  dirección  de  byte  Registro  de  seguridad  3:  
A23­16  =  00h;  A15­8  =  30h;  A7­0  =  dirección  de  bytes
6.  Formato  de  entrada  de  dirección  SPI  dual:  
IO0  =  A22,  A20,  A18,  A16,  A14,  A12,  A10,  A8  A6,  A4,  A2,  A0,  M6,  M4,  M2,  M0  IO1  =  A23,  A21,  A19,  A17,  
A15,  A13,  A11,  A9,  A7,  A5,  A3,  A1,  M7,  M5,  M3,  M1

7.  Formato  de  salida  de  datos  Dual  SPI:  
IO0  =  (D6,  D4,  D2,  D0)
IO1  =  (D7,  D5,  D3,  D1)
8.  Formato  de  entrada  de  dirección  Quad  SPI:  
IO0  =  A20,  A16,  A12,  A8,  A4,  A0,  M4,  M0  IO1  =  A21,  
A17,  A13,  A9,  A5,  A1,  M5,  M1  IO2  =  A22,  A18,  A14,  
A10,  A6,  A2,  M6,  M2  IO3  =  A23,  A19,  A15,  A11,  A7,  A3,  
M7,  M3

9.  Formato  de  entrada/salida  de  datos  Quad  SPI:  
IO0  =  (D4,  D0,  …..)
IO1  =  (D5,  D1,  …..)
IO2  =  (D6,  D2, .....)
IO3  =  (D7,  D3, .....)
10.  Formato  de  salida  de  datos  de  E/S  cuádruple  de  
lectura  rápida:  IO0  =  (x,  x,  x,  x,  D4,  D0,  D4,  D0)
IO1  =  (x,  x,  x,  x,  D5,  D1,  D5,  D1)
IO2  =  (x,  x,  x,  x,  D6,  D2,  D6,  D2)
IO3  =  (x,  x,  x,  x,  D7,  D3,  D7,  D3)
11.  El  primer  dummy  es  M7­M0  debe  configurarse  en  Fxh  o  FFh.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  30  ­ 2017  ­  Revisión  B
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8.2  Descripciones  de  instrucciones

8.2.1  Escritura  habilitada  (06h)
La  instrucción  de  habilitación  de  escritura  (Figura  5)  establece  el  bit  de  enganche  de  habilitación  de  escritura  (WEL)  en  el  registro  de  
estado  a  1.  El  bit  WEL  debe  establecerse  antes  de  cada  programa  de  página,  programa  de  página  cuádruple,  borrado  de  sector,  
borrado  de  bloque,  borrado  de  chip,  Instrucción  Escribir  registro  de  estado  y  borrar/programar  registros  de  seguridad.  La  instrucción  
de  habilitación  de  escritura  se  ingresa  poniendo /CS  en  nivel  bajo,  cambiando  el  código  de  instrucción  "06h"  al  pin  de  entrada  de  
datos  (DI)  en  el  flanco  ascendente  de  CLK  y  luego  poniendo /CS  en  nivel  alto.

/CS

Modo  3 0 1 2 3 4 5 6 7 Modo  3
CLK
Modo  0 Modo  0

Instrucción  (06h)
DE

(100 )

HACER Alta  impedancia
(IO1 )

Figura  5.  Instrucción  de  activación  de  escritura

8.2.2  Habilitación  de  escritura  para  registro  de  estado  volátil  (50h)
Los  bits  de  registro  de  estado  no  volátiles  descritos  en  la  sección  7.1  también  se  pueden  escribir  como  bits  volátiles.  Esto  brinda  más  
flexibilidad  para  cambiar  la  configuración  del  sistema  y  los  esquemas  de  protección  de  la  memoria  rápidamente  sin  esperar  los  típicos  
ciclos  de  escritura  de  bits  no  volátiles  o  afectar  la  resistencia  de  los  bits  no  volátiles  del  registro  de  estado.  Para  escribir  los  valores  
volátiles  en  los  bits  del  registro  de  estado,  se  debe  emitir  la  instrucción  Habilitar  escritura  para  registro  de  estado  volátil  (50h)  antes  
de  una  instrucción  Escribir  registro  de  estado  (01h).  La  instrucción  Write  Enable  for  Volatile  Status  Register  (Figura  6)  no  establecerá  
el  bit  Write  Enable  Latch  (WEL),  solo  es  válida  para  que  la  instrucción  Write  Status  Register  cambie  los  valores  de  bits  del  registro  de  
estado  volátil.

/CS

Modo  3 0 1 2 3 4 5 6 7 Modo  3
CLK Modo  0 Modo  0

Instrucción  (50h)
DE

(100 )

HACER Alta  impedancia
(IO1 )

Figura  6.  Habilitación  de  escritura  para  la  instrucción  de  registro  de  estado  volátil

­  31  ­
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8.2.3  Escritura  desactivada  (04h)
La  instrucción  de  desactivación  de  escritura  (Figura  7)  restablece  el  bit  de  bloqueo  de  habilitación  de  escritura  (WEL)  en  el  registro  de  estado  a  0.  La  
instrucción  de  desactivación  de  escritura  se  ingresa  conduciendo /CS  bajo,  cambiando  el  código  de  instrucción  "04h"  al  pin  DI  y  luego  conducción /CS  alto.  
Tenga  en  cuenta  que  el  bit  WEL  se  restablece  automáticamente  después  del  encendido  y  al  completar  el  registro  de  estado  de  escritura,  los  registros  de  
seguridad  de  borrado/programación,  el  programa  de  página,  el  programa  de  página  cuádruple,  el  borrado  de  sector,  el  borrado  de  bloque,  el  borrado  de  
chip  y  las  instrucciones  de  reinicio.

/CS

Modo  3 0 1 2 3 4 5 6 7 Modo  3
CLK Modo  0 Modo  0

Instrucción  (04h)
DE

(100 )

HACER Alta  impedancia
(IO1 )

Figura  7.  Instrucción  de  desactivación  de  escritura  para  el  modo  SPI

8.2.4  Lectura  del  registro  de  estado  1  (05  h),  registro  de  estado  2  (35  h)  y  registro  de  estado  3  (15  h)
Las  instrucciones  de  lectura  del  registro  de  estado  permiten  leer  los  registros  de  estado  de  8  bits.  La  instrucción  se  ingresa  conduciendo /CS  bajo  y  
cambiando  el  código  de  instrucción  "05h"  para  el  Registro  de  estado­1,  "35h"  para  el  Registro  de  estado­2  o  "15h"  para  el  Registro  de  estado­3  en  el  pin  
DI  en  el  borde  ascendente  de  CLK .  Los  bits  del  registro  de  estado  luego  se  desplazan  en  el  pin  DO  en  el  borde  descendente  de  CLK  con  el  bit  más  
significativo  (MSB)  primero  como  se  muestra  en  la  Figura  8.  Consulte  la  sección  7.1  para  ver  las  descripciones  del  registro  de  estado.

La  instrucción  de  registro  de  estado  de  lectura  se  puede  utilizar  en  cualquier  momento,  incluso  mientras  un  ciclo  de  registro  de  estado  de  programa,  
borrado  o  escritura  está  en  curso.  Esto  permite  verificar  el  bit  de  estado  BUSY  para  determinar  cuándo  se  completa  el  ciclo  y  si  el  dispositivo  puede  aceptar  
otra  instrucción.  El  Registro  de  estado  se  puede  leer  de  forma  continua,  como  se  muestra  en  la  Figura  8.  La  instrucción  se  completa  poniendo /CS  en  alto.

/CS

Modo  3 0  1 2  3  4  5  6  7 8  9  10  11  12  13  14  15  16  17  18  19  20  21  22  23

CLK Modo  0

Instrucción  (05h/35h/15h)
DE

(100)

Registro  de  estado­1/2/3  de  salida Registro  de  estado­1/2/3  de  salida
HACER Alta  impedancia
7  6  5  4  3  2 1 0  7  6  5  4  3  2  1 0  7
(IO1)
*
=  MSB  * *

Figura  8.  Instrucción  de  registro  de  estado  de  lectura

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  32  ­ 2017  ­  Revisión  B
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8.2.5 Registro  de  estado  de  escritura­1  (01h),  Registro  de  estado­2  (31h)  y  Registro  de  estado­3  (11h)

La  instrucción  Escribir  registro  de  estado  permite  escribir  los  registros  de  estado.  Los  bits  de  registro  de  estado  editables  incluyen:  SRP,  TB,  BP[3:0]  
en  el  registro  de  estado­1;  CMP,  LB[3:1],  QE,  SRL  en  el  registro  de  estado­2;  DRV1,  DRV0,  WPS  y  ADP  en  el  registro  de  estado­3.  Todas  las  demás  
ubicaciones  de  bit  de  registro  de  estado  son  de  solo  lectura  y  no  se  verán  afectadas  por  la  instrucción  de  registro  de  estado  de  escritura.  LB[3:1]  son  
bits  OTP  no  volátiles,  una  vez  que  se  establece  en  1,  no  se  puede  borrar  a  0.

Para  escribir  bits  de  registro  de  estado  no  volátiles,  se  debe  haber  ejecutado  previamente  una  instrucción  estándar  de  habilitación  de  escritura  (06h)  
para  que  el  dispositivo  acepte  la  instrucción  de  registro  de  estado  de  escritura  (el  bit  de  registro  de  estado  WEL  debe  ser  igual  a  1).  Una  vez  que  la  
escritura  está  habilitada,  la  instrucción  se  ingresa  conduciendo /CS  a  nivel  bajo,  enviando  el  código  de  instrucción  "01h/31h/11h"  y  luego  escribiendo  
el  byte  de  datos  del  registro  de  estado  como  se  ilustra  en  las  Figuras  9a  y  9b.

Para  escribir  bits  de  registro  de  estado  volátiles,  se  debe  haber  ejecutado  una  instrucción  de  habilitación  de  escritura  para  registro  de  estado  volátil  
(50h)  antes  de  la  instrucción  de  registro  de  estado  de  escritura  (el  bit  de  registro  de  estado  WEL  permanece  en  0).
Sin  embargo,  SRL  y  LB[3:1]  no  se  pueden  cambiar  de  "1"  a  "0"  debido  a  la  protección  OTP  para  estos  bits.  Tras  el  apagado  o  la  ejecución  de  un  
restablecimiento  de  software/hardware,  los  valores  de  bits  de  registro  de  estado  volátiles  se  perderán  y  los  valores  de  bits  de  registro  de  estado  no  
volátiles  se  restaurarán.

Durante  la  operación  de  escritura  del  registro  de  estado  no  volátil  (06h  combinadas  con  01h/31h/11h),  después  de  que /CS  se  eleva,  el  ciclo  de  
registro  de  estado  de  escritura  autotemporizado  comenzará  durante  un  tiempo  de  duración  de  tW  (consulte  Características  de  CA ) .  Mientras  el  
ciclo  de  registro  de  estado  de  escritura  está  en  progreso,  aún  se  puede  acceder  a  la  instrucción  de  registro  de  estado  de  lectura  para  verificar  el  
estado  del  bit  OCUPADO.  El  bit  BUSY  es  un  1  durante  el  ciclo  de  registro  de  estado  de  escritura  y  un  0  cuando  el  ciclo  finaliza  y  está  listo  para  
aceptar  otras  instrucciones  nuevamente.  Una  vez  finalizado  el  ciclo  del  registro  de  estado  de  escritura,  el  bit  de  bloqueo  de  habilitación  de  escritura  
(WEL)  en  el  registro  de  estado  se  borrará  a  0.

Durante  la  operación  de  escritura  del  registro  de  estado  volátil  (50  h  combinadas  con  01  h/31  h/11  h),  después  de  que /CS  se  eleva,  los  bits  del  
registro  de  estado  se  actualizarán  a  los  nuevos  valores  dentro  del  período  de  tiempo  de  tSHSL2  (consulte  Características  de  CA ) .  El  bit  BUSY  
permanecerá  en  0  durante  el  período  de  actualización  del  bit  de  registro  de  estado.

Consulte  la  sección  7.1  para  ver  las  descripciones  del  registro  de  estado.

/CS

Modo  3 0  1  2  3  4  5 6 7 8 9 10  11  12  13  14  15 Modo  3

CLK
Modo  0 Modo  0
Instrucción  
Registro­1/2/3  en
(01h/31h/11h)
DE
7 6  5  4  3  2 1 0
(100)
*
HACER Alta  impedancia
(IO1)
=  MSB  *

Figura  9a.  Instrucción  de  registro  de  estado  de  escritura­1/2/3

­  33  ­
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W25Q256JW

El  W25Q256JW  también  es  compatible  con  las  generaciones  anteriores  de  memorias  flash  en  serie  de  Winbond,  en  las  que  el  registro  de  estado  1  y  2  se  
puede  escribir  con  un  solo  comando  "Escribir  registro  de  estado  1  (01h)".  Para  completar  la  instrucción  de  registro  de  estado  de  escritura  1  y  2,  el  pin /CS  
debe  llevarse  a  nivel  alto  después  del  decimosexto  bit  de  datos  registrado  como  se  muestra  en  las  Figuras  9c  y  9d.  Si /CS  se  eleva  después  del  octavo  
reloj,  la  instrucción  Escribir  registro  de  estado­1  (01h)  solo  programará  el  Registro  de  estado­1,  el  Registro  de  estado­2  no  se  verá  afectado  (las  
generaciones  anteriores  borrarán  los  bits  CMP  y  QE).

/CS

Modo  3 0 1 2  3  4  5  6  7 8  9  10  11  12  13  14  15  16  17  18  19  20  21  22  23 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (01h) Registro  de  estado  1  en Registro  de  estado  2  en

DE
7  6  5  4 3  2 1 0  15  14  13  12  11  10  9  8
(100 )

* *
HACER Alta  impedancia

(IO1 )
=  MSB  *

Figura  9c.  Instrucción  de  registro  de  estado  de  escritura­1/2

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  34  ­ 2017  ­  Revisión  B
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8.2.6  Lectura  del  registro  de  direcciones  extendidas  (C8h)
Cuando  el  dispositivo  está  en  el  modo  de  dirección  de  3  bytes,  el  registro  de  direcciones  extendido  se  usa  como  el  cuarto  byte  
de  dirección  A[31:24]  para  acceder  a  las  regiones  de  memoria  más  allá  de  128  Mb.  La  instrucción  Leer  Registro  de  Dirección  
Extendido  se  ingresa  conduciendo /CS  bajo  y  cambiando  el  código  de  instrucción  "C8h"  en  el  pin  DI  en  el  borde  ascendente  de  
CLK.  Los  bits  del  Registro  de  direcciones  extendidas  luego  se  desplazan  hacia  afuera  en  el  pin  DO  en  el  borde  descendente  de  
CLK  con  el  bit  más  significativo  (MSB)  primero,  como  se  muestra  en  la  Figura  10.

Cuando  el  dispositivo  está  en  el  modo  de  dirección  de  4  bytes,  no  se  utiliza  el  registro  de  dirección  ampliado.

/CS

Modo  3 0  1 2  3  4  5  6  7 8  9  10  11  12  13  14  15  16  17  18  19  20  21  22  23

CLK
Modo  0

Instrucción  (C8h)
DE

(100)

Dirección  extendida  registro  Afuera Dirección  extendida  registro  Afuera
HACER Alta  impedancia
7  6  5  4  3  2 1  0  7  6  5  4  3  2 1  0  7
(IO1)
=  MSB  * * *

Figura  10a.  Leer  instrucción  de  registro  de  dirección  extendida

­  35  ­
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W25Q256JW

8.2.7  Escribir  registro  de  dirección  extendida  (C5h)
El  registro  de  direcciones  extendidas  es  un  registro  volátil  que  almacena  la  dirección  del  cuarto  byte  (A31­A24)  cuando  el  dispositivo  está  funcionando  en  
el  modo  de  dirección  de  3  bytes  (ADS=0).  Para  escribir  los  bits  del  registro  de  direcciones  extendidas,  se  debe  haber  ejecutado  previamente  una  instrucción  
de  habilitación  de  escritura  (06h)  para  que  el  dispositivo  acepte  la  instrucción  de  escritura  del  registro  de  direcciones  extendidas  (el  bit  de  registro  de  estado  
WEL  debe  ser  igual  a  1).  Una  vez  habilitada  la  escritura,  la  instrucción  se  ingresa  al  conducir /CS  bajo,  enviar  el  código  de  instrucción  "C5h"  y  luego  escribir  
el  byte  de  datos  del  registro  de  direcciones  extendidas  como  se  ilustra  en  la  Figura  11.

Tras  el  encendido  o  la  ejecución  de  un  restablecimiento  de  software/hardware,  los  valores  de  bits  del  registro  de  direcciones  extendidas  se  borrarán  a  0.

El  registro  de  direcciones  extendido  solo  es  efectivo  cuando  el  dispositivo  está  en  el  modo  de  dirección  de  3  bytes.  Cuando  el  dispositivo  opera  en  el  modo  
de  dirección  de  4  bytes  (ADS=1),  cualquier  comando  con  entrada  de  dirección  de  A31­A24  reemplazará  los  valores  del  registro  de  dirección  extendida.  Se  
recomienda  verificar  y  actualizar  el  registro  de  direcciones  extendido  si  es  necesario  cuando  el  dispositivo  cambia  del  modo  de  direcciones  de  4  bytes  a  3  
bytes.

/CS

Modo  3 0 1 2 3 4  5  6  7 8 9  10  11 12  13  14  15 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (C5h) ext.  Agregar.  Regístrese

DE
7  6  5  4  3 2 1
(100) 0
*
HACER Alta  impedancia
(IO1)
=  MSB  *

Figura  11.  Instrucción  de  escritura  de  registro  de  dirección  extendida

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  36  ­ 2017  ­  Revisión  B
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8.2.8  Entrar  en  modo  de  dirección  de  4  bytes  (B7h)
La  instrucción  Ingresar  modo  de  dirección  de  4  bytes  (Figura  12)  permitirá  que  se  use  una  dirección  de  32  bits  (A31­A0)  para  
acceder  a  la  matriz  de  memoria  más  allá  de  128  Mb.  La  instrucción  Ingresar  al  modo  de  dirección  de  4  bytes  se  ingresa  
manejando /CS  bajo,  cambiando  el  código  de  instrucción  "B7h"  en  el  pin  DI  y  luego  manejando /CS  alto.

/CS

Modo  3 0 1 2 3 4 5 6 7 Modo  3
CLK Modo  0 Modo  0

Instrucción  (B7h)
DE

(100)

HACER Alta  impedancia
(IO1)

Figura  12.  Instrucción  Ingresar  modo  de  dirección  de  4  bytes

8.2.9  Salir  del  modo  de  dirección  de  4  bytes  (E9h)
Para  ser  compatible  con  versiones  anteriores,  la  instrucción  Salir  del  modo  de  dirección  de  4  bytes  (Figura  13)  solo  permitirá  
que  se  use  una  dirección  de  24  bits  (A23­A0)  para  acceder  a  la  matriz  de  memoria  de  hasta  128  Mb.  El  registro  de  direcciones  
extendidas  debe  usarse  para  acceder  a  la  matriz  de  memoria  más  allá  de  128  Mb.  La  instrucción  Salir  del  modo  de  dirección  
de  4  bytes  se  ingresa  conduciendo /CS  bajo,  cambiando  el  código  de  instrucción  "E9h"  al  pin  DI  y  luego  conduciendo /CS  
alto.

/CS

Modo  3 0 1 2  3  4 5 6 7 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (E9h)
DE

(100)

HACER Alta  impedancia
(IO1)

Figura  13.  Instrucción  de  salida  del  modo  de  dirección  de  4  bytes

­  37  ­
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8.2.10  Leer  datos  (03h)
La  instrucción  Read  Data  permite  leer  secuencialmente  uno  o  más  bytes  de  datos  de  la  memoria.  La  instrucción  se  inicia  
poniendo  el  pin /CS  bajo  y  luego  cambiando  el  código  de  instrucción  "03h"  seguido  de  una  dirección  de  32/24  bits  (A31/A23­
A0)  en  el  pin  DI,  sin  importar  en  modo  de  dirección  de  3  bytes  o  Modo  de  dirección  de  4  bytes.  Los  bits  de  código  y  dirección  
están  enganchados  en  el  borde  ascendente  del  pin  CLK.  Después  de  recibir  la  dirección,  el  byte  de  datos  de  la  ubicación  
de  memoria  direccionada  se  desplazará  en  el  pin  DO  en  el  borde  descendente  de  CLK  con  el  bit  más  significativo  (MSB)  
primero.  La  dirección  se  incrementa  automáticamente  a  la  siguiente  dirección  más  alta  después  de  que  cada  byte  de  datos  
se  desplaza,  lo  que  permite  un  flujo  continuo  de  datos.  Esto  significa  que  se  puede  acceder  a  toda  la  memoria  con  una  sola  
instrucción  mientras  el  reloj  continúa.  La  instrucción  se  completa  conduciendo /CS  alto.

La  secuencia  de  instrucciones  de  lectura  de  datos  se  muestra  en  la  Figura  14.  Si  se  emite  una  instrucción  de  lectura  de  
datos  mientras  se  está  procesando  un  ciclo  de  borrado,  programación  o  escritura  (BUSY=1),  la  instrucción  se  ignora  y  no  
tendrá  ningún  efecto  en  el  ciclo  actual.  La  instrucción  Leer  datos  permite  velocidades  de  reloj  desde  CC  hasta  un  máximo  
de  fR  (consulte  Características  eléctricas  de  CA).

La  instrucción  Leer  datos  (03h)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2  3 4  5 6 7 8 9  10 28  29  30  31  32  33  34  35  36  37  38  39

CLK
Modo  0

Instrucción  (03h) Dirección  de  24  bits

DE
23  22  21 3  2 1 0
(100 )

* Salida  de  datos  1
HACER Alta  impedancia
7 sesenta  y  cinco 4  3  2 1 0 7
(IO1 )
=  MSB  * *

Figura  14.  Instrucción  de  lectura  de  datos

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  38  ­ 2017  ­  Revisión  B
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8.2.11  Leer  datos  con  dirección  de  4  bytes  (13h)
La  instrucción  Leer  datos  con  dirección  de  4  bytes  es  similar  a  la  instrucción  Leer  datos  (03h).  En  lugar  de  una  dirección  de  24  bits,  se  
necesita  una  dirección  de  32  bits  siguiendo  el  código  de  instrucción  13h.  Independientemente  de  que  el  dispositivo  esté  funcionando  
en  el  modo  de  dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  lectura  de  datos  con  dirección  de  4  bytes  
siempre  requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

La  secuencia  de  instrucciones  de  lectura  de  datos  con  dirección  de  4  bytes  se  muestra  en  la  Figura  15.  Si  esta  instrucción  se  emite  
mientras  un  ciclo  de  borrado,  programación  o  escritura  está  en  proceso  (BUSY=1),  la  instrucción  se  ignora  y  no  tendrá  ningún  efecto  
en  el  ciclo  actual.  ciclo.  La  instrucción  Leer  datos  con  dirección  de  4  bytes  permite  velocidades  de  reloj  desde  CC  hasta  un  máximo  
de  fR  (consulte  Características  eléctricas  de  CA).

La  instrucción  Leer  datos  con  dirección  de  4  bytes  (13  h)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2 3 4 5  6 7 8 9  10 36  37  38  39  40  41  42  43  44  45  46  47

CLK
Modo  0

Instrucción  (13h) Dirección  de  32  bits

DE
31  30  29 3 2 1 0
(100)
*
Salida  de  datos  1
HACER Alta  impedancia
7 6 5  4 3  2 1 0 7
(IO1)

=  MSB  *
*

Figura  15.  Lectura  de  datos  con  instrucción  de  dirección  de  4  bytes

­  39  ­
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8.2.12  Lectura  rápida  (0Bh)
La  instrucción  de  lectura  rápida  es  similar  a  la  instrucción  de  lectura  de  datos,  excepto  que  puede  operar  a  la  frecuencia  más  alta  posible  de  FR  (consulte  
Características  eléctricas  de  CA).  Esto  se  logra  agregando  ocho  relojes  "ficticios"  después  de  la  dirección  de  24/32  bits,  como  se  muestra  en  la  Figura  16.  
Los  relojes  ficticios  permiten  que  los  circuitos  internos  de  los  dispositivos  tengan  tiempo  adicional  para  configurar  la  dirección  inicial.  Durante  los  relojes  
ficticios,  el  valor  de  los  datos  en  el  pin  DO  es  un  "no  importa".

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 28  29  30  31

CLK
Modo  0

Instrucción  (0Bh) Dirección  de  24  bits

DE
23  22  21 3 2 1 0
(100 )

*
HACER Alta  impedancia

(IO1 )
=  MSB  *
/CS

31 32  33  34  35  36  37  38  39 40  41  42 43 44  45  46  47  48  49  50  51  52  53  54  55

CLK

Relojes  ficticios

DE
0
(100 )

Salida  de  datos  1 Salida  de  datos  2
HACER Alta  impedancia
7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7
(IO1 )

* *

Figura  16.  Instrucción  de  lectura  rápida

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  40  ­ 2017  ­  Revisión  B
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8.2.13  Lectura  rápida  con  dirección  de  4  bytes  (0Ch)
La  instrucción  de  lectura  rápida  con  dirección  de  4  bytes  es  similar  a  la  instrucción  de  lectura  rápida,  excepto  que  requiere  una  dirección  
de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  funcionando  en  el  modo  de  dirección  de  
3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  lectura  de  datos  con  dirección  de  4  bytes  siempre  requerirá  una  dirección  
de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

La  instrucción  de  lectura  rápida  con  dirección  de  4  bytes  (0Ch)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 36  37  38  39

CLK
Modo  0

Instrucción  (0Ch) Dirección  de  32  bits

DE
31  30  29 3 2 1 0
(100)
*
HACER Alta  impedancia

(IO1)

=  MSB  *
/CS

39 40  41  42 43 44  45  46  47  48  49  50  51  52  53  54  55 56 57  58  59  60  61  62  63

CLK

Relojes  ficticios

DE
0
(100)

Salida  de  datos  1 Salida  de  datos  2
HACER Alta  impedancia
6 5 4 3 1 0 6 5 4 3 1 0
(IO1) 7 2 7 2 7

* *

Figura  18.  Lectura  rápida  con  instrucción  de  dirección  de  4  bytes

­  41  ­
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8.2.14  Salida  dual  de  lectura  rápida  (3Bh)
La  instrucción  Fast  Read  Dual  Output  (3Bh)  es  similar  a  la  instrucción  Fast  Read  estándar  (0Bh),  excepto  que  los  datos  se  emiten  en  dos  pines;  IO0  y  IO1.  
Esto  permite  que  los  datos  se  transfieran  al  doble  de  velocidad  que  los  dispositivos  SPI  estándar.  La  instrucción  Fast  Read  Dual  Output  es  ideal  para  
descargar  rápidamente  código  de  Flash  a  RAM  al  momento  del  encendido  o  para  aplicaciones  que  almacenan  en  caché  segmentos  de  código  en  RAM  
para  su  ejecución.

De  manera  similar  a  la  instrucción  de  lectura  rápida,  la  instrucción  de  salida  dual  de  lectura  rápida  puede  operar  a  la  frecuencia  más  alta  posible  de  FR  
(consulte  Características  eléctricas  de  CA).  Esto  se  logra  agregando  ocho  relojes  "ficticios"  después  de  la  dirección  de  24/32  bits,  como  se  muestra  en  la  
Figura  19.  Los  relojes  ficticios  permiten  que  los  circuitos  internos  del  dispositivo  dispongan  de  tiempo  adicional  para  configurar  la  dirección  inicial.  Los  
datos  de  entrada  durante  los  relojes  ficticios  son  "no  importa".  Sin  embargo,  el  pin  IO0  debe  ser  de  alta  impedancia  antes  del  flanco  descendente  del  
primer  reloj  de  salida  de  datos.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 28  29  30 31

CLK
Modo  0

Instrucción  (3Bh) Dirección  de  24  bits

DE
23  22  21 3 2 1 0
(100 )

*
HACER Alta  impedancia

(IO1 )

=  MSB  *
/CS

31 32  33  34  35  36  37  38  39 40  41  42  43  44  45  46  47  48  49  50  51  52  53  54  55
CLK

Relojes  ficticios IO0  cambia  de
Entrada  a  salida
DE
0 6  4  2 0 6 4 2 0 6 4 2 0 6 4 2 0 6
(100 )

HACER Alta  impedancia
7 5 3 1 7 5 3 1 7 5 3 1 7 5 3 1 7
(IO1 )
* * *
* Salida  de  datos  1 Salida  de  datos  2 Salida  de  datos  3 Salida  de  datos  4

Figura  19.  Instrucción  de  salida  dual  de  lectura  rápida

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  42  ­ 2017  ­  Revisión  B
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8.2.15  Salida  dual  de  lectura  rápida  con  dirección  de  4  bytes  (3  canales)
La  instrucción  de  salida  dual  de  lectura  rápida  con  dirección  de  4  bytes  es  similar  a  la  instrucción  de  salida  dual  de  lectura  rápida,  
excepto  que  requiere  una  dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  
funcionando  en  el  modo  de  dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  salida  dual  de  lectura  rápida  
con  dirección  de  4  bytes  siempre  requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

La  instrucción  de  salida  dual  de  lectura  rápida  con  dirección  de  4  bytes  (3  canales)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 36  37  38 39

CLK
Modo  0

Instrucción  (3Ch) Dirección  de  32  bits

DE
31  30  29 3 2 1 0
(100)

*
HACER Alta  impedancia

(IO1)

=  MSB  *
/CS

39 40  41  42  43  44  45  46  47  48  49  50  51  52  53  54  55 56 57  58  59  60  61  62  63
CLK

Relojes  ficticios
IO0  cambia  de
Entrada  a  salida
DE
0 6 4 2 0 6 4 2 0 6  4  2 0 6 4 2 0 6
(100)

HACER Alta  impedancia
7 5 1 7 5 1 7 5 1 7 5 1
(IO1) 3 3 3 3 7
* Salida  de  datos  1
* Salida  de  datos  2
* Salida  de  datos  3
* Salida  de  datos  4

Figura  20.  Salida  dual  de  lectura  rápida  con  instrucción  de  dirección  de  4  bytes

­  43  ­
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8.2.16  Salida  cuádruple  de  lectura  rápida  (6Bh)
La  instrucción  Fast  Read  Quad  Output  (6Bh)  es  similar  a  la  instrucción  Fast  Read  Dual  Output  (3Bh),  excepto  que  los  datos  se  
emiten  en  cuatro  pines,  IO0,  IO1,  IO2  e  IO3.  El  bit  de  habilitación  cuádruple  (QE)  en  el  registro  de  estado  2  debe  establecerse  
en  1  antes  de  que  el  dispositivo  acepte  la  instrucción  de  salida  cuádruple  de  lectura  rápida.  La  instrucción  de  salida  cuádruple  
de  lectura  rápida  permite  que  los  datos  se  transfieran  a  una  velocidad  cuatro  veces  superior  a  la  de  los  dispositivos  SPI  estándar.

La  instrucción  Fast  Read  Quad  Output  puede  funcionar  a  la  frecuencia  más  alta  posible  de  FR  (consulte  Características  eléctricas  de  CA).  Esto  se  logra  
agregando  ocho  relojes  "ficticios"  después  de  la  dirección  de  24/32  bits,  como  se  muestra  en  la  Figura  21.  Los  relojes  ficticios  permiten  que  los  circuitos  
internos  del  dispositivo  dispongan  de  tiempo  adicional  para  configurar  la  dirección  inicial.  Los  datos  de  entrada  durante  los  relojes  ficticios  son  "no  importa".  
Sin  embargo,  los  pines  IO  deben  ser  de  alta  impedancia  antes  del  flanco  descendente  del  primer  reloj  de  salida  de  datos.

/CS

Modo  3 0 1  2  3  4  5 6 7 8 9  10 28  29  30 31

CLK  Modo  0

Instrucción  (6Bh) Dirección  de  24  bits

100 23  22  21 3 2 1 0

Alta  impedancia *
IO1

Alta  impedancia
IO2

Alta  impedancia
IO3

=  MSB  *

/CS

31 32  33  34  35  36  37  38  39 40  41  42  43  44  45  46  47
CLK

Relojes  ficticios IO0  cambia  de
Entrada  a  salida

100 0 4  0 4  0 4  0 4  0 4

Alta  impedancia
IO1 5 1 5 1 5 1 5 1 5

Alta  impedancia
IO2 6  2 6  2 6 2 6 2 6

Alta  impedancia
IO3 7 3 7 3 7 3 7 3 7

byte  1 Cambio  2  Cambio  3  Cambio  4

Figura  21.  Instrucción  de  salida  cuádruple  de  lectura  rápida

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  44  ­ 2017  ­  Revisión  B
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8.2.17  Salida  cuádruple  de  lectura  rápida  con  dirección  de  4  bytes  (6  canales)
La  instrucción  de  salida  cuádruple  de  lectura  rápida  con  dirección  de  4  bytes  es  similar  a  la  instrucción  de  salida  cuádruple  de  lectura  
rápida,  excepto  que  requiere  una  dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  
esté  funcionando  en  el  modo  de  dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  salida  cuádruple  de  lectura  
rápida  con  dirección  de  4  bytes  siempre  requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

La  instrucción  de  salida  cuádruple  de  lectura  rápida  con  dirección  de  4  bytes  (6  canales)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2  3  4  5 6  7 8  9  10 36  37  38 39

CLK  Modo  0

Instrucción  (6  canales) Dirección  de  32  bits

100 31  30  29 3  2  1 0

*
Alta  impedancia
IO1

Alta  impedancia
IO2

Alta  impedancia
IO3

=  MSB  *

/CS

39 40  41  42  43  44  45  46  47 48 49  50  51  52  53  54  55
CLK

Relojes  ficticios IO0  cambia  de
Entrada  a  salida
100 0 4  0 4  0 4  0 4 0 4

Alta  impedancia
IO1 5  1 5 1 5  1 5 1 5

Alta  impedancia
IO2 6  2 6  2 6  2 6 2 6

Alta  impedancia
IO3 7 3 7  3 7  3 7  3 7

byte  1 Cambio  2  Cambio  3  Cambio  4

Figura  22.  Salida  cuádruple  de  lectura  rápida  con  instrucción  de  dirección  de  4  bytes

­  45  ­
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8.2.18  E/S  dual  de  lectura  rápida  (BBh)
La  instrucción  Fast  Read  Dual  I/O  (BBh)  permite  un  acceso  aleatorio  mejorado  mientras  mantiene  dos  pines  IO,  IO0  e  IO1.  Es  similar  a  la  instrucción  Fast  
Read  Dual  Output  (3Bh)  pero  con  la  capacidad  de  ingresar  los  bits  de  dirección  (A23/A31­0)  dos  bits  por  reloj.  Esta  sobrecarga  de  instrucciones  reducida  
puede  permitir  la  ejecución  de  código  (XIP)  directamente  desde  Dual  SPI  en  algunas  aplicaciones.

De  manera  similar  a  la  instrucción  Fast  Read  Dual  Output  (3Bh),  la  instrucción  Fast  Read  Dual  I/O  puede  funcionar  a  la  frecuencia  más  alta  posible  de  FR  
(consulte  Características  eléctricas  de  CA).  Esto  se  logra  agregando  cuatro  relojes  "ficticios"  después  de  la  dirección  de  24/32  bits,  como  se  muestra  en  la  
Figura  23.  Los  relojes  ficticios  permiten  que  los  circuitos  internos  del  dispositivo  dispongan  de  tiempo  adicional  para  configurar  la  dirección  inicial.  Los  datos  
de  entrada  durante  los  relojes  ficticios  son  "no  importa".  Sin  embargo,  el  pin  IO0  debe  ser  de  alta  impedancia  antes  del  flanco  descendente  del  primer  reloj  
de  salida  de  datos.

/CS

Modo  3 0 1 2 3  4 5  6 7 8  9  10 11 12  13  14 15  16  17  18  19  20  21  22  23

CLK Modo  0

Instrucción  (BBh) A23­16 A15­8 A7­0 M7­0

DE
22  20  18  16 14  12  10  8 6 4 2 0 6  4 2  0
(100 )

HACER
23  21 19  17 15  13  11  9 7 5 3 1 7  5 3 1
(IO1 )

=  MSB  *
* *
/CS

23 24  25  26  27  28  29  30  31 32  33  34  35  36  37  38  39
CLK

Cambio  de  E/S  de
Entrada  a  salida
DE
0 6 4 2  0 6  4 2 0 6 4  2 0 6 4 2  0 6
(100 )

HACER
1 7 5 3 1 7 5 3 1 7 5  3 1 7 5 3 1 7
(IO1 )
* byte  1
*
byte  2 * byte  3 * byte  4

Figura  23a.  E/S  doble  de  lectura  rápida  (M7­M0  debe  configurarse  en  FFh)

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  46  ­ 2017  ­  Revisión  B
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8.2.19  E/S  dual  de  lectura  rápida  con  dirección  de  4  bytes  (BCh)
La  instrucción  Fast  Read  Dual  I/O  con  dirección  de  4  bytes  es  similar  a  la  instrucción  Fast  Read  Dual  I/O  excepto  que  requiere  una  
dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  funcionando  en  el  modo  de  
dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  E/S  doble  de  lectura  rápida  con  dirección  de  4  bytes  
siempre  requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

La  instrucción  de  E/S  dual  de  lectura  rápida  con  dirección  de  4  bytes  (BCh)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2  3  4  5 6  7 8 9 10 21  22  23  24  25  26  27

CLK
Modo  0

Instrucción  (BCh) Dirección  de  32  bits M7­0

DE
30  28  26 4 2  0 6 4 2  0
(100)

HACER

31  29  27 5 3 1 7 5 3 1
(IO1)
* *
=  MSB  *

/CS

27  28  29  30  31 32  33  34  35  36  37  38  39 40 41  42  43

CLK

Cambio  de  E/S  de
Entrada  a  salida
DE
0 6  4  2 0 6  4  2 0 6  4  2 0 6  4  2  0 6
(100)

HACER
1 7  5 3 1 7  5  3 1 7  5  3 1 7  5  3 1 7
(IO1)

* byte  1
* byte  2
* byte  3 * byte  4

Figura  25a.  E/S  dual  de  lectura  rápida  con  dirección  de  4  bytes.  (M7­M0  debe  configurarse  en  FFh,  solo  modo  SPI)

­  47  ­
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8.2.20  E/S  cuádruple  de  lectura  rápida  (EBh)

La  instrucción  Fast  Read  Quad  I/O  (EBh)  es  similar  a  la  instrucción  Fast  Read  Dual  I/O  (BBh),  excepto  que  la  dirección  y  los  bits  de  datos  se  ingresan  y  se  
emiten  a  través  de  cuatro  pines  IO0,  IO1,  IO2  e  IO3  y  cuatro  relojes  ficticios .  requerido  en  el  modo  SPI  antes  de  la  salida  de  datos.  Quad  I/O  reduce  
drásticamente  la  sobrecarga  de  instrucciones,  lo  que  permite  un  acceso  aleatorio  más  rápido  para  la  ejecución  de  código  (XIP)  directamente  desde  Quad  
SPI.  El  bit  de  habilitación  cuádruple  (QE)  del  registro  de  estado  2  debe  configurarse  para  habilitar  la  instrucción  de  E/S  cuádruple  de  lectura  rápida.

/CS
Modo  3 0 1 2  3  4  5 6 7  8  9 10  11  12  13  14 15  16  17  18  19  20  21  22  23
CLK  Modo  0
Cambio  de  E/S  de
Instrucción  (EBh) A23­16 A15­8 A7­0 M7­0 maniquí  maniquí
Entrada  a  salida

100 20  16  12  8 4  0 4  0 4  0 4  0 4

IO1 21  17 13  9 5  1 5 1 5 1 5  1 5

IO2 22  18 14  10 6  2 6  2 6  2 6  2 6

IO3 23  19 15  11 7  3 7  3 7  3 7  3 7

byte  1 byte  2 byte  3

Figura  26a.  E/S  cuádruple  de  lectura  rápida  (M7­M0  debe  establecerse  en  FFh)

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  48  ­ 2017  ­  Revisión  B
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8.2.21  E/S  cuádruple  de  lectura  rápida  con  dirección  de  4  bytes  (ECh)
La  instrucción  Fast  Read  Quad  I/O  con  dirección  de  4  bytes  es  similar  a  la  instrucción  Fast  Read  Dual  I/O  excepto  que  requiere  una  
dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  funcionando  en  el  modo  de  
dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  E/S  cuádruple  de  lectura  rápida  con  la  instrucción  de  dirección  de  4  bytes  
siempre  requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

La  instrucción  de  E/S  cuádruple  de  lectura  rápida  con  dirección  de  4  bytes  (ECh)  solo  se  admite  en  el  modo  SPI  estándar.

/CS

Modo  3 0 1 2  3  4  5 6  7  8  9 14  15  16 17  18  19  20  21  22  23  24  25

CLK  Modo  0

Cambio  de  E/S  de
Instrucción  (ECh) Dirección  de  32  bits M7­0 maniquí  maniquí
Entrada  a  salida

100 28  24 4  0 4  0 4  0 4  0 4

IO1 29  25 5  1 5 1 5 1 5  1 5

IO2 30  26 6  2 6  2 6  2 6  2 6

IO3 31  27 7  3 7  3 7  3 7  3 7

byte  1 byte  2 byte  3

Figura  28.  E/S  cuádruple  de  lectura  rápida  con  dirección  de  4  bytes.  (M7­M0  debe  establecerse  en  FFh)

­  49  ­
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8.2.22  Programa  Página  (02h)
La  instrucción  Page  Program  permite  programar  desde  un  byte  hasta  256  bytes  (una  página)  de  datos  en  ubicaciones  de  
memoria  previamente  borradas  (FFh).  Se  debe  ejecutar  una  instrucción  de  habilitación  de  escritura  antes  de  que  el  
dispositivo  acepte  la  instrucción  de  programa  de  paginación  (bit  de  registro  de  estado  WEL=  1).  La  instrucción  se  inicia  
bajando  el  pin /CS  y  luego  cambiando  el  código  de  instrucción  "02h"  seguido  de  una  dirección  de  24/32  bits  (A23/A31­A0)  y  
al  menos  un  byte  de  datos,  en  el  pin  DI.  El  pin /CS  debe  mantenerse  bajo  durante  toda  la  instrucción  mientras  se  envían  
datos  al  dispositivo.  La  secuencia  de  instrucciones  del  programa  de  página  se  muestra  en  la  Figura  32.

Si  se  va  a  programar  una  página  completa  de  256  bytes,  el  último  byte  de  dirección  (los  8  bits  de  dirección  menos  
significativos)  debe  establecerse  en  0.  Si  el  último  byte  de  dirección  no  es  cero  y  el  número  de  relojes  excede  la  longitud  de  
página  restante,  el  el  direccionamiento  se  ajustará  al  principio  de  la  página.  En  algunos  casos,  se  pueden  programar  menos  
de  256  bytes  (una  página  parcial)  sin  tener  ningún  efecto  sobre  otros  bytes  dentro  de  la  misma  página.  Una  condición  para  
realizar  un  programa  de  página  parcial  es  que  el  número  de  relojes  no  pueda  exceder  la  longitud  restante  de  la  página.  Si  
se  envían  más  de  256  bytes  al  dispositivo,  el  direccionamiento  se  ajustará  al  principio  de  la  página  y  sobrescribirá  los  datos  
enviados  anteriormente.
Al  igual  que  con  las  instrucciones  de  escritura  y  borrado,  el  pin /CS  debe  ponerse  alto  después  de  que  se  haya  enganchado  
el  octavo  bit  del  último  byte.  Si  esto  no  se  hace,  la  instrucción  del  programa  de  página  no  se  ejecutará.  Después  de  que /CS  
se  eleva,  la  instrucción  del  programa  de  página  autotemporizado  comenzará  durante  un  tiempo  de  duración  de  tpp  (consulte  
las  características  de  CA).  Mientras  el  ciclo  de  programa  de  página  está  en  progreso,  aún  se  puede  acceder  a  la  instrucción  
de  registro  de  estado  de  lectura  para  verificar  el  estado  del  bit  OCUPADO.  El  bit  BUSY  es  un  1  durante  el  ciclo  de  
programación  de  página  y  se  convierte  en  0  cuando  finaliza  el  ciclo  y  el  dispositivo  está  listo  para  aceptar  otras  instrucciones  
nuevamente.  Después  de  que  el  ciclo  del  programa  de  página  haya  terminado,  el  bit  de  enclavamiento  de  habilitación  de  
escritura  (WEL)  en  el  registro  de  estado  se  borra  a  0.  La  instrucción  del  programa  de  página  no  se  ejecutará  si  la  página  
direccionada  está  protegida  por  Block  Protect  (CMP,  TB,  BP3,  BP2). ,  BP1  y  BP0)  o  los  bloqueos  individuales  de  bloque/sector.

/CS

Modo  3 0  1 2  3  4  5  6 7 8 9  10 28  29  30 31 32  33  34  35  36  37  38 39

CLK
Modo  0

Instrucción  (02h) Dirección  de  24  bits Intercambio  de  datos  1

DE
23  22  21 3  2 1 0 7  6  5  4  3  2  1 0
(100 )

* *
=  MSB  *

/CS

2072 2073 2074 2075 2076 2077 2078 2079

39 40  41  42  43  44  45  46  47 48  49  50 51 52  53  54  55 Modo  3

CLK
Modo  0

Intercambio  de  datos  2 Intercambio  de  datos  3 Byte  de  datos  256

DE
0 7 6 5  4  3  2 1 0 7  6  5  4  3  2  1 0 7  6  5  4  3  2 1 0
(100 )

* * *

Figura  32.  Instrucción  del  programa  de  página

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  50  ­ 2017  ­  Revisión  B
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8.2.23  Programa  de  página  con  dirección  de  4  bytes  (12h)
La  instrucción  Programa  de  página  con  dirección  de  4  bytes  es  similar  a  la  instrucción  Programa  de  página  excepto  que  requiere  una  
dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  funcionando  en  el  modo  de  
dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  el  programa  de  página  con  la  instrucción  de  dirección  de  4  bytes  siempre  
requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

/CS

Modo  3 0  1  2  3  4  5  6  7 8  9 10 36  37  38 39 40  41  42  43  44  45  46 47

CLK
Modo  0

Instrucción  (12h) Dirección  de  32  bits Intercambio  de  datos  1

DE
31  30  29 3  2  1 0 7  6  5  4  3  2  1 0
(100)

* *
=  MSB  *

/CS

2080 2081 2082 2083 2084 2085 2086 2087

47 48  49  50  51  52  53  54  55 56  57  58 59 60  61  62  63 Modo  3

CLK
Modo  0

Intercambio  de  datos  2 Intercambio  de  datos  3 Byte  de  datos  256

DE
0 7  6  5  4  3  2  1 0 7  6  5  4  3  2  1 0 7  6  5  4  3  2  1  0
(100)

* * *

Figura  33.  Programa  de  página  con  dirección  de  4  bytes.

­  51  ­
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8.2.24  Programa  de  página  de  entrada  cuádruple  (32h)
La  instrucción  del  programa  de  cuatro  páginas  permite  programar  hasta  256  bytes  de  datos  en  ubicaciones  de  
memoria  previamente  borradas  (FFh)  utilizando  cuatro  pines:  IO0,  IO1,  IO2  e  IO3.  El  programa  de  página  cuádruple  
puede  mejorar  el  rendimiento  del  programador  PROM  y  las  aplicaciones  que  tienen  velocidades  de  reloj  lentas  <5  MHz.
Los  sistemas  con  una  velocidad  de  reloj  más  rápida  no  se  beneficiarán  mucho  de  la  instrucción  del  programa  de  página  cuádruple,  ya  que  el  tiempo  
inherente  del  programa  de  página  es  mucho  mayor  que  el  tiempo  que  se  tarda  en  registrar  los  datos.

Para  usar  el  programa  de  página  cuádruple,  el  bit  de  habilitación  cuádruple  (QE)  en  el  registro  de  estado­2  debe  establecerse  en  1.  Se  debe  ejecutar  una  
instrucción  de  habilitación  de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  del  programa  de  página  cuádruple  (registro  de  estado­1,  WEL=1). .  
La  instrucción  se  inicia  bajando  el  pin /CS  y  luego  cambiando  el  código  de  instrucción  "32h"  seguido  de  una  dirección  de  24/32  bits  (A23/A31­A0)  y  al  
menos  un  byte  de  datos,  en  los  pines  IO.  El  pin /CS  debe  mantenerse  bajo  durante  toda  la  instrucción  mientras  se  envían  datos  al  dispositivo.  Todas  las  
demás  funciones  del  programa  de  página  cuádruple  son  idénticas  al  programa  de  página  estándar.  La  secuencia  de  instrucciones  del  programa  de  cuatro  
páginas  se  muestra  en  la  Figura  34.

/CS

Modo  3 0  1  2  3  4  5  6  7 8  9  10 28  29  30 31

CLK  Modo  0

Instrucción  (32h) Dirección  de  24  bits

100 23  22  21 3 2 1 0

*
IO1

IO2

IO3

=  MSB  *

/CS

536 537 538 539 540 541 542 543

31 32  33  34  35  36  37 Modo  3
CLK Modo  0

byte   byte   byte   byte  

byte  1 Intercambio  2  Intercambio  3
253 254 255 256

100 0  4  0 4  0 4  0 4  0 4  0 4  0 4  0

IO1 5  1 5  1 5  1 5  1 5  1 5  1 5  1

IO2 6  2 6  2 6  2 6  2 6  2 6  2 6  2

IO3 7  3 7  3 7  3 7  3 7  3 7  3 7  3

* * * * * * *
Figura  34.  Instrucción  de  programa  de  página  de  entrada  cuádruple

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  52  ­ 2017  ­  Revisión  B
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8.2.25  Programa  de  página  de  entrada  cuádruple  con  dirección  de  4  bytes  (34h)
La  instrucción  del  programa  de  página  de  entrada  cuádruple  con  dirección  de  4  bytes  es  similar  a  la  instrucción  del  programa  de  página  de  
entrada  cuádruple,  excepto  que  requiere  una  dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  
dispositivo  esté  funcionando  en  el  modo  de  dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  el  programa  de  página  de  entrada  
cuádruple  con  la  instrucción  de  dirección  de  4  bytes  siempre  requerirá  una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 36  37  38 39

CLK  Modo  0

Instrucción  (34h) Dirección  de  32  bits

100 31  30  29 3 2 1 0
*
IO1

IO2

IO3

=  MSB  *

/CS

544 545 546 547 548 549 550 551

39 40  41  42  43  44  45 Modo  3
CLK Modo  0

byte   byte   byte   byte  

byte  1 Intercambio  2  Intercambio  3
253 254 255 256

100 0 4 0 4 0 4 0 4 0 4 0 4 0 4  0

IO1 5 1 5 1 5 1 5 1 5 1 5 1 5 1

IO2 6 2 6 2 6 2 6 2 6 2 6 2 6 2

IO3 7 3 7 3 7 3 7 3 7 3 7 3 7 3
* * * * * *
*
Figura  35.  Programa  de  página  de  entrada  cuádruple  con  dirección  de  4  bytes.

­  53  ­
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8.2.26  Borrado  de  Sector  (20h)
La  instrucción  Sector  Erase  establece  toda  la  memoria  dentro  de  un  sector  específico  (4K­bytes)  al  estado  borrado  de  todos  los  1  (FFh).  Se  debe  ejecutar  
una  instrucción  de  habilitación  de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  de  borrado  de  sector  (el  bit  de  registro  de  estado  WEL  debe  
ser  igual  a  1).  La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  de  instrucción  "20h"  seguido  de  una  dirección  de  sector  de  24/32  bits  (A23/
A31­A0).  La  secuencia  de  instrucciones  de  borrado  de  sector  se  muestra  en  la  Figura  36.

El  pin /CS  debe  llevarse  a  nivel  alto  después  de  que  se  haya  bloqueado  el  octavo  bit  del  último  byte.  Si  esto  no  se  hace,  la  instrucción  de  borrado  de  sector  
no  se  ejecutará.  Después  de  que /CS  se  eleva,  la  instrucción  de  borrado  de  sector  autotemporizado  comenzará  por  un  tiempo  de  duración  de  tSE  (consulte  
las  características  de  CA).  Mientras  el  ciclo  de  borrado  de  sectores  está  en  progreso,  aún  se  puede  acceder  a  la  instrucción  de  registro  de  estado  de  
lectura  para  verificar  el  estado  del  bit  OCUPADO.  El  bit  BUSY  es  un  1  durante  el  ciclo  de  borrado  de  sectores  y  se  convierte  en  un  0  cuando  finaliza  el  ciclo  
y  el  dispositivo  está  listo  para  aceptar  otras  instrucciones  nuevamente.  Después  de  que  el  ciclo  de  borrado  de  sectores  haya  terminado,  el  bit  de  bloqueo  
de  habilitación  de  escritura  (WEL)  en  el  registro  de  estado  se  borra  a  0.  La  instrucción  de  borrado  de  sectores  no  se  ejecutará  si  la  página  direccionada  
está  protegida  por  Block  Protect  (CMP,  TB,  BP3,  BP2). ,  BP1  y  BP0)  o  los  bloqueos  individuales  de  bloque/sector.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9 29  30  31 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (20h) Dirección  de  24  bits

DE
23  22 2  1  0
(100 )

*
HACER Alta  impedancia

(IO1 )
=  MSB  *

Figura  36.  Instrucción  de  borrado  de  sector

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  54  ­ 2017  ­  Revisión  B
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8.2.27  Borrado  de  Sector  con  Dirección  de  4  Bytes  (21h)
La  instrucción  de  borrado  de  sector  con  dirección  de  4  bytes  es  similar  a  la  instrucción  de  borrado  de  sector,  excepto  que  requiere  una  
dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  funcionando  en  el  modo  de  
dirección  de  3  bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  borrado  de  sector  con  dirección  de  4  bytes  siempre  requerirá  
una  dirección  de  32  bits  para  acceder  a  toda  la  memoria  de  256  Mb.

/CS

Modo  3 0  1  2  3  4  5  6  7 8 9 37  38  39 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (21h) Dirección  de  32  bits

DE
31  30 2 1
(100) 0
*
HACER Alta  impedancia
(IO1)
=  MSB  *

Figura  37.  Borrado  de  sector  con  instrucción  de  dirección  de  4  bytes

­  55  ­
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8.2.28  Borrado  de  bloque  de  32  KB  (52  h)
La  instrucción  Block  Erase  establece  toda  la  memoria  dentro  de  un  bloque  específico  (32K­bytes)  al  estado  borrado  de  todos  los  1  (FFh).  Se  debe  ejecutar  
una  instrucción  de  habilitación  de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  de  borrado  de  bloque  (el  bit  de  registro  de  estado  WEL  debe  
ser  igual  a  1).  La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  de  instrucción  "52h"  seguido  de  una  dirección  de  bloque  de  24/32  bits  (A23/
A31­A0).  La  secuencia  de  instrucciones  de  borrado  de  bloque  se  muestra  en  la  Figura  38.

El  pin /CS  debe  llevarse  a  nivel  alto  después  de  que  se  haya  bloqueado  el  octavo  bit  del  último  byte.  Si  esto  no  se  hace,  la  instrucción  de  borrado  de  
bloques  no  se  ejecutará.  Después  de  que /CS  se  eleva,  la  instrucción  de  borrado  de  bloque  autotemporizado  comenzará  durante  un  tiempo  de  duración  
de  tBE1  (consulte  las  características  de  CA).  Mientras  el  ciclo  de  borrado  de  bloque  está  en  curso,  todavía  se  puede  acceder  a  la  instrucción  de  registro  
de  estado  de  lectura  para  verificar  el  estado  del  bit  OCUPADO.  El  bit  BUSY  es  un  1  durante  el  ciclo  de  borrado  de  bloques  y  se  convierte  en  un  0  cuando  
finaliza  el  ciclo  y  el  dispositivo  está  listo  para  aceptar  otras  instrucciones  nuevamente.  Después  de  que  el  ciclo  de  borrado  de  bloque  haya  terminado,  el  bit  
de  enclavamiento  de  habilitación  de  escritura  (WEL)  en  el  registro  de  estado  se  borra  a  0.  La  instrucción  de  borrado  de  bloque  no  se  ejecutará  si  la  página  
direccionada  está  protegida  por  Block  Protect  (CMP,  TB,  BP3,  BP2). ,  BP1  y  BP0)  o  los  bloqueos  individuales  de  bloque/sector.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9 29  30  31 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (52h) Dirección  de  24  bits

DE
23  22 2  1  0
(100 )

*
HACER Alta  impedancia

(IO1 )
=  MSB  *

Figura  38a.  Instrucción  de  borrado  de  bloque  de  32  KB

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  56  ­ 2017  ­  Revisión  B
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8.2.29  Borrado  de  bloque  de  64  KB  (D8h)
La  instrucción  Block  Erase  establece  toda  la  memoria  dentro  de  un  bloque  específico  (64K­bytes)  al  estado  borrado  de  todos  
los  1  (FFh).  Se  debe  ejecutar  una  instrucción  de  habilitación  de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  de  
borrado  de  bloque  (el  bit  de  registro  de  estado  WEL  debe  ser  igual  a  1).  La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  
el  código  de  instrucción  "D8h"  seguido  de  una  dirección  de  bloque  de  24/32  bits  (A23/A31­A0).  La  secuencia  de  instrucciones  
de  borrado  de  bloques  se  muestra  en  las  Figuras  33a  y  33b.

El  pin /CS  debe  llevarse  a  nivel  alto  después  de  que  se  haya  bloqueado  el  octavo  bit  del  último  byte.  Si  esto  no  se  hace,  la  
instrucción  de  borrado  de  bloques  no  se  ejecutará.  Después  de  que /CS  se  eleva,  la  instrucción  de  borrado  de  bloque  
autotemporizado  comenzará  durante  un  tiempo  de  duración  de  tBE  (consulte  las  características  de  CA).  Mientras  el  ciclo  de  
borrado  de  bloque  está  en  curso,  todavía  se  puede  acceder  a  la  instrucción  de  registro  de  estado  de  lectura  para  verificar  el  
estado  del  bit  OCUPADO.  El  bit  BUSY  es  un  1  durante  el  ciclo  de  borrado  de  bloques  y  se  convierte  en  un  0  cuando  finaliza  
el  ciclo  y  el  dispositivo  está  listo  para  aceptar  otras  instrucciones  nuevamente.  Después  de  que  el  ciclo  de  borrado  de  bloque  
haya  terminado,  el  bit  de  enclavamiento  de  habilitación  de  escritura  (WEL)  en  el  registro  de  estado  se  borra  a  0.  La  instrucción  
de  borrado  de  bloque  no  se  ejecutará  si  la  página  direccionada  está  protegida  por  Block  Protect  (CMP,  TB,  BP3,  BP2). ,  BP1  
y  BP0)  o  los  bloqueos  individuales  de  bloque/sector.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9 29  30  31 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (D8h) Dirección  de  24  bits

DE
23  22 2  1  0
(100 )

*
HACER Alta  impedancia

(IO1 )
=  MSB  *

Figura  39.  Instrucción  de  borrado  de  bloque  de  64  KB  

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

­  57  ­
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W25Q256JW

8.2.30  Borrado  de  bloque  de  64  KB  con  dirección  de  4  bytes  (DCh)
La  instrucción  de  borrado  de  bloque  de  64  KB  con  dirección  de  4  bytes  es  similar  a  la  instrucción  de  borrado  de  bloque  de  64  KB,  excepto  que  requiere  
una  dirección  de  32  bits  en  lugar  de  una  dirección  de  24  bits.  Independientemente  de  que  el  dispositivo  esté  funcionando  en  el  modo  de  dirección  de  3  
bytes  o  en  el  modo  de  dirección  de  4  bytes,  la  instrucción  de  borrado  de  bloque  de  64  KB  con  dirección  de  4  bytes  siempre  requerirá  una  dirección  de  32  
bits  para  acceder  a  toda  la  memoria  de  256  Mb.

/CS

Modo  3 0  1  2  3  4  5  6  7 8 9 37  38  39 Modo  3

CLK Modo  0 Modo  0

Instrucción  (DCh) Dirección  de  32  bits

DE
31  30 2 1
(100) 0
*
HACER Alta  impedancia
(IO1)
=  MSB  *

Figura  40.  Borrado  de  bloque  de  64  KB  con  instrucción  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  58  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.31  Borrado  de  chips  (C7h /  60h)
La  instrucción  Chip  Erase  establece  toda  la  memoria  dentro  del  dispositivo  en  el  estado  borrado  de  todos  los  1  (FFh).  Se  
debe  ejecutar  una  instrucción  de  habilitación  de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  de  borrado  de  
chip  (el  bit  de  registro  de  estado  WEL  debe  ser  igual  a  1).  La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  
de  instrucción  "C7h"  o  "60h".  La  secuencia  de  instrucciones  de  borrado  de  chip  se  muestra  en  la  Figura  41.

El  pin /CS  debe  llevarse  a  nivel  alto  después  de  que  se  haya  bloqueado  el  octavo  bit.  Si  esto  no  se  hace,  la  instrucción  
Chip  Erase  no  se  ejecutará.  Después  de  que /CS  se  eleva,  la  instrucción  de  borrado  de  chip  autotemporizado  comenzará  
durante  un  tiempo  de  duración  de  tCE  (consulte  las  características  de  CA).  Mientras  el  ciclo  de  borrado  de  chip  está  en  
progreso,  aún  se  puede  acceder  a  la  instrucción  de  registro  de  estado  de  lectura  para  verificar  el  estado  del  bit  OCUPADO.  
El  bit  BUSY  es  un  1  durante  el  ciclo  de  borrado  de  chip  y  se  convierte  en  0  cuando  finaliza  y  el  dispositivo  está  listo  para  
aceptar  otras  instrucciones  nuevamente.  Después  de  que  el  ciclo  de  borrado  de  chip  haya  terminado,  el  bit  de  bloqueo  de  
habilitación  de  escritura  (WEL)  en  el  registro  de  estado  se  borra  a  0.  La  instrucción  de  borrado  de  chip  no  se  ejecutará  si  
alguna  región  de  la  memoria  está  protegida  por  Block  Protect  (CMP,  TB,  BP3,  BP2). ,  BP1  y  BP0)  o  los  bloqueos  
individuales  de  bloque/sector.

/CS

Modo  3 0 1 2 3 4 5 6 7 Modo  3
CLK Modo  0 Modo  0

Instrucción  (C7h/60h)
DE

(100 )

HACER Alta  impedancia
(IO1 )

Figura  41.  Diagrama  de  secuencia  de  instrucciones  de  borrado  de  chip

­  59  ­
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W25Q256JW

8.2.32  Borrar /  Suspender  Programa  (75h)
La  instrucción  de  borrado/suspensión  de  programa  “75h”,  permite  que  el  sistema  interrumpa  una  operación  de  borrado  de  sector  o  bloque  o  una  operación  
de  programa  de  página  y  luego  lea  o  programe/borre  datos  a  cualquier  otro  sector  o  bloque.  La  secuencia  de  instrucciones  de  borrado/suspensión  del  
programa  se  muestra  en  la  Figura  42.

La  instrucción  de  registro  de  estado  de  escritura  (01h)  y  las  instrucciones  de  borrado  (20h,  52h,  D8h,  C7h,  60h,  44h)  no  están  permitidas  durante  la  
suspensión  de  borrado.  Erase  Suspend  es  válido  solo  durante  la  operación  de  borrado  de  Sector  o  Block.  Si  se  escribe  durante  la  operación  de  borrado  de  
chip,  se  ignora  la  instrucción  de  suspensión  de  borrado.  La  instrucción  de  registro  de  estado  de  escritura  (01h)  y  las  instrucciones  de  programa  (02h,  32h,  
42h)  no  están  permitidas  durante  la  suspensión  del  programa.  La  suspensión  del  programa  solo  es  válida  durante  la  operación  del  programa  de  página  o  
del  programa  de  página  cuádruple.

La  instrucción  de  borrado/suspensión  de  programa  “75h”  será  aceptada  por  el  dispositivo  solo  si  el  bit  SUS  en  el  registro  de  estado  es  igual  a  0  y  el  bit  
BUSY  es  igual  a  1  mientras  una  operación  de  programa  de  página  o  de  borrado  de  sector  o  bloque  está  en  curso.  Si  el  bit  SUS  es  igual  a  1  o  el  bit  BUSY  
es  igual  a  0,  el  dispositivo  ignorará  la  instrucción  Suspender.  Se  requiere  un  tiempo  máximo  de  “tSUS” (Ver  Características  AC)  para  suspender  la  
operación  de  borrado  o  programación.  El  bit  BUSY  en  el  registro  de  estado  se  borrará  de  1  a  0  dentro  de  “tSUS”  y  el  bit  SUS  en  el  registro  de  estado  se  
establecerá  de  0  a  1  inmediatamente  después  de  borrar/suspender  el  programa.  Para  una  operación  de  borrado/programación  previamente  reanudada,  
también  se  requiere  que  la  instrucción  de  suspensión  “75h”  no  se  emita  antes  de  un  tiempo  mínimo  de  “tSUS”  después  de  la  instrucción  de  reanudación  
anterior  “7Ah”.

Un  apagado  inesperado  durante  el  estado  de  suspensión  de  Borrar/Programar  reiniciará  el  dispositivo  y  liberará  el  estado  de  suspensión.  El  bit  SUS  en  el  
Registro  de  estado  también  se  restablecerá  a  0.  Los  datos  dentro  de  la  página,  el  sector  o  el  bloque  que  se  estaba  suspendiendo  pueden  corromperse.  Se  
recomienda  que  el  usuario  implemente  técnicas  de  diseño  del  sistema  contra  la  interrupción  accidental  de  energía  y  preserve  la  integridad  de  los  datos  
durante  el  estado  de  borrado/suspensión  del  programa.

/CS

SUS
Modo  3 0 1 2 3 4 5 6 7 Modo  3
CLK
Modo  0 Modo  0

Instrucción  (75h)
DE

(100 )

HACER Alta  impedancia
(IO1 )

Aceptar  instrucciones

Figura  42.  Instrucción  de  borrado/suspensión  de  programa

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  60  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.33  Borrar /  Reanudar  programa  (7Ah)
Se  debe  escribir  la  instrucción  de  borrado/reanudar  programa  “7Ah”  para  reanudar  la  operación  de  borrado  de  sector  o  
bloque  o  la  operación  de  programa  de  página  después  de  un  borrado/suspensión  de  programa.  El  dispositivo  aceptará  la  
instrucción  de  reanudación  "7Ah"  solo  si  el  bit  SUS  en  el  registro  de  estado  es  igual  a  1  y  el  bit  BUSY  es  igual  a  0.  Después  
de  emitirse,  el  bit  SUS  se  borrará  de  1  a  0  inmediatamente,  el  bit  BUSY  establecerse  de  0  a  1  dentro  de  200ns  y  el  Sector  
o  Bloque  completará  la  operación  de  borrado  o  la  página  completará  la  operación  del  programa.  Si  el  bit  SUS  es  igual  a  0  
o  el  bit  BUSY  es  igual  a  1,  el  dispositivo  ignorará  la  instrucción  de  reanudación  "7Ah".  La  secuencia  de  instrucciones  Erase/
Program  Resume  se  muestra  en  la  Figura  43.

La  instrucción  de  reanudación  se  ignora  si  la  operación  anterior  de  borrado/suspensión  del  programa  fue  interrumpida  por  
un  apagado  inesperado.  También  se  requiere  que  no  se  emita  una  instrucción  posterior  de  borrado/suspensión  del  
programa  dentro  de  un  tiempo  mínimo  de  “tSUS”  después  de  una  instrucción  previa  de  reanudación.

/CS

Modo  3 0 1  2  3  4  5 6 7 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (7Ah)
DE

(100 )

Reanudar  Programa  
previamente  suspendido  o
Borrar

Figura  43.  Instrucción  de  borrado/reanudación  del  programa

­  61  ­
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W25Q256JW

8.2.34  Apagado  (B9h)
Aunque  la  corriente  de  espera  durante  el  funcionamiento  normal  es  relativamente  baja,  la  corriente  de  espera  se  puede  
reducir  aún  más  con  la  instrucción  de  apagado.  El  menor  consumo  de  energía  hace  que  la  instrucción  de  apagado  sea  
especialmente  útil  para  aplicaciones  alimentadas  por  batería  (consulte  ICC1  e  ICC2  en  Características  de  CA).
La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  de  instrucción  "B9h"  como  se  muestra  en  la  Figura  44.

El  pin /CS  debe  llevarse  a  nivel  alto  después  de  que  se  haya  bloqueado  el  octavo  bit.  Si  esto  no  se  hace,  la  instrucción  
de  apagado  no  se  ejecutará.  Después  de  que /CS  se  eleva,  el  estado  de  apagado  entrará  dentro  del  tiempo  de  duración  
de  tDP  (ver  Características  de  CA).  Mientras  esté  en  el  estado  de  apagado,  solo  se  reconocerá  la  instrucción  Release  
Power­down  (ABh),  que  restaura  el  funcionamiento  normal  del  dispositivo.  Todas  las  demás  instrucciones  se  ignoran.  
Esto  incluye  la  instrucción  Leer  registro  de  estado,  que  siempre  está  disponible  durante  el  funcionamiento  normal.  Ignorar  
todas  las  instrucciones  menos  una  hace  que  el  estado  de  apagado  sea  una  condición  útil  para  garantizar  la  máxima  
protección  contra  escritura.  El  dispositivo  siempre  se  enciende  en  el  funcionamiento  normal  con  la  corriente  de  reserva  
de  ICC1.

/CS

tdp
Modo  3 0  1  2  3  4  5  6  7 Modo  3
CLK
Modo  0 Modo  0

Instrucción  (B9h)
DE

(100 )

Corriente  de  espera Corriente  de  apagado

Figura  44.  Instrucción  de  apagado  profundo

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  62  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.35  Apagado  de  liberación /  ID  del  dispositivo  (ABh)
La  instrucción  Release  from  Power­down /  Device  ID  es  una  instrucción  multipropósito.  Se  puede  usar  para  liberar  el  dispositivo  
del  estado  de  apagado  o  leer  el  número  de  identificación  electrónica  (ID)  del  dispositivo.
Para  liberar  el  dispositivo  del  estado  de  apagado,  la  instrucción  se  emite  colocando  el  pin /CS  bajo,  cambiando  el  código  de  
instrucción  "ABh"  y  colocando /CS  alto  como  se  muestra  en  la  Figura  45.  La  liberación  del  apagado  tomará  el  tiempo  duración  
de  tRES1  (ver  Características  de  CA)  antes  de  que  el  dispositivo  reanude  su  funcionamiento  normal  y  se  acepten  otras  
instrucciones.  El  pin /CS  debe  permanecer  alto  durante  la  duración  del  tiempo  tRES1 .

Cuando  se  usa  solo  para  obtener  la  identificación  del  dispositivo  mientras  no  está  en  estado  de  apagado,  la  instrucción  se  inicia  
poniendo  el  pin /CS  bajo  y  cambiando  el  código  de  instrucción  "ABh"  seguido  de  3  bytes  ficticios.  Los  bits  de  ID  de  dispositivo  
luego  se  desplazan  hacia  afuera  en  el  flanco  descendente  de  CLK  con  el  bit  más  significativo  (MSB)  primero.  Los  valores  de  ID  
del  dispositivo  para  el  W25Q256JW  se  enumeran  en  la  tabla  de  identificación  del  fabricante  y  del  dispositivo.  El  ID  del  dispositivo  
se  puede  leer  continuamente.  La  instrucción  se  completa  conduciendo /CS  alto.

/CS

tRES1
Modo  3 0 1 2  3  4  5 6 7 Modo  3
CLK Modo  0 Modo  0

Instrucción  (ABh)
DE

(100 )

Corriente  de  apagado Corriente  de  espera

Figura  45a.  Instrucción  de  apagado  de  liberación

/CS

Modo  3 0  1 2 3 4  5  6 7 8 9 29  30  31 32  33  34  35  36  37  38 Modo  3

CLK Modo  0 Modo  0

Instrucción  (ABh) 3  bytes  ficticios
DE
23  22 2  1 0
(100 )
* ID  del  dispositivo

HACER Alta  impedancia
7  6  5  4  3  2 1  0
(IO1 )
*
=  MSB  *

Figura  45b.  Instrucción  de  identificación  del  dispositivo

­  63  ­
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W25Q256JW

8.2.36  Leer  ID  de  fabricante/dispositivo  (90h)
La  instrucción  Leer  ID  de  fabricante/dispositivo  es  una  alternativa  a  la  instrucción  Liberar  de  apagado/ID  de  dispositivo  que  
proporciona  tanto  la  ID  de  fabricante  asignada  por  JEDEC  como  la  ID  de  dispositivo  específica.

La  instrucción  Leer  ID  de  fabricante/dispositivo  es  muy  similar  a  la  instrucción  Liberar  de  apagado/ID  de  dispositivo.  La  
instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  de  instrucción  "90h"  seguido  de  una  dirección  de  24  bits  
(A23­A0)  de  000000h.  Después  de  lo  cual,  la  identificación  del  fabricante  para  Winbond  (EFh)  y  la  identificación  del  
dispositivo  se  desplazan  en  el  borde  descendente  de  CLK  con  el  bit  más  significativo  (MSB)  primero,  como  se  muestra  en  
la  Figura  46.  Los  valores  de  la  identificación  del  dispositivo  para  W25Q256JW  se  enumeran  en  Fabricante  y  Tabla  de  
identificación  de  dispositivos.  La  instrucción  se  completa  conduciendo /CS  alto.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9 10 28  29  30  31
CLK
Modo  0

Instrucción  (90h) Dirección  (000000h)

DE
23  22  21 3 2 1 0
(100 )

*
HACER Alta  impedancia

(IO1 )

=  MSB  *

/CS

31 32  33  34  35  36  37  38  39 40  41  42 43 44  45  46 Modo  3

CLK
Modo  0

DE
0
(100 )

HACER

7 6 5 4 3 2 1 0
(IO1 )
Identificación  del  fabricante  (EFh) * ID  del  dispositivo

Figura  46.  Instrucción  de  lectura  de  ID  de  fabricante/dispositivo

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  64  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.37  Leer  ID  de  fabricante/dispositivo  Dual  I/O  (92h)
La  instrucción  de  E/S  dual  de  lectura  de  fabricante /  ID  de  dispositivo  es  una  alternativa  a  la  instrucción  de  lectura  de  ID  de  fabricante /  dispositivo  
que  proporciona  tanto  la  ID  del  fabricante  asignada  por  JEDEC  como  la  ID  del  dispositivo  específico  a  una  velocidad  de  2x.

La  instrucción  de  E/S  dual  de  lectura  de  ID  de  fabricante/dispositivo  es  similar  a  la  instrucción  de  E/S  dual  de  lectura  rápida.
La  instrucción  se  inicia  poniendo  el  pin /CS  bajo  y  cambiando  el  código  de  instrucción  "92h"  seguido  de  una  dirección  de  24/32  bits  (A23/A31­A0)  de  
000000h,  pero  con  la  capacidad  de  ingresar  los  bits  de  dirección  dos  bits  por  reloj.  Después  de  lo  cual,  la  ID  del  fabricante  para  Winbond  (EFh)  y  la  
ID  del  dispositivo  se  desplazan  2  bits  por  reloj  en  el  flanco  descendente  de  CLK  con  los  bits  más  significativos  (MSB)  primero,  como  se  muestra  en  
la  Figura  47.  Los  valores  de  la  ID  del  dispositivo  para  el  W25Q256JW  son  enumerados  en  la  tabla  de  identificación  del  fabricante  y  del  dispositivo.  
Los  ID  del  fabricante  y  del  dispositivo  se  pueden  leer  de  forma  continua,  alternándose  de  uno  a  otro.  La  instrucción  se  completa  conduciendo /CS  
alto.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10  11  12  13  14  15  16  17  18  19  20  21  22 23
CLK
Modo  0

Instrucción  (92h) A23­16 A15­8 A7­0  (00h) M7­0

DE
6 4 2 0 6 4 2 0 6 4 2 0 6 4 2 0
(100 )

HACER Alta  impedancia
7 5 3 1 7 5 3 1 7 5 3 1 7 5 3 1
(IO1 )
=  MSB  *
* * * *

/CS

23  24  25  26  27  28  29  30  31  32  33  34  35  36  37  38 Modo  3
CLK
Modo  0
Cambio  de  E/S  de
Entrada  a  salida
DE
0 6  4 2 0 6  4 2 0 6  4 2 0 6  4 2 0
(100 )

HACER
1 7  5 3 1 7  5 3 1 5 3 1 5 3 1
(IO1 ) 7 7
* Id.  de  MFR * ID  del  dispositivo * ID  MFR  
(repetir)
* ID  del  

dispositivo  (repetir)

Figura  47.  Leer  instrucción  de  E/S  dual  de  ID  de  fabricante/dispositivo

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Nota:
Los  bits  M(7­0)  del  “Modo  de  lectura  continua”  deben  establecerse  en  FFh  para  que  sean  compatibles  con  la  instrucción  de  E/S  dual  de  lectura  rápida.

­  sesenta  y  cinco  ­
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W25Q256JW

8.2.38  Leer  ID  de  fabricante/dispositivo  Quad  I/O  (94h)
La  instrucción  de  E/S  cuádruple  Read  Manufacturer /  Device  ID  es  una  alternativa  a  la  instrucción  Read  Manufacturer /  Device  ID  que  proporciona  tanto  la  
ID  del  fabricante  asignada  por  JEDEC  como  la  ID  del  dispositivo  específico  a  una  velocidad  4x.

La  instrucción  de  E/S  cuádruple  de  ID  de  fabricante/dispositivo  de  lectura  es  similar  a  la  instrucción  de  E/S  cuádruple  de  lectura  rápida.
La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  de  instrucción  "94h",  seguido  de  cuatro  ciclos  ficticios  de  reloj  y  luego  una  dirección  de  
24/32  bits  (A23/A31­A0)  de  000000h,  pero  con  la  capacidad  de  ingrese  los  bits  de  dirección  cuatro  bits  por  reloj.  Después  de  lo  cual,  la  ID  del  fabricante  
para  Winbond  (EFh)  y  la  ID  del  dispositivo  se  desplazan  cuatro  bits  por  reloj  en  el  flanco  descendente  de  CLK  con  el  bit  más  significativo  (MSB)  primero,  
como  se  muestra  en  la  Figura  48.  Los  valores  de  la  ID  del  dispositivo  para  el  W25Q256JW  son  enumerados  en  la  tabla  de  identificación  del  fabricante  y  
del  dispositivo.  Los  ID  del  fabricante  y  del  dispositivo  se  pueden  leer  de  forma  continua,  alternándose  de  uno  a  otro.  La  instrucción  se  completa  conduciendo /
CS  alto.

/CS

Modo  3 0 1 2 3  4  5 6 7 8 9  10  11  12  13  14  15  16  17  18  19  20  21  22 23

CLK Modo  0
A7­0   Cambio  de  E/S  de
A23­16 A15­8 M7­0 maniquí  maniquí
Instrucción  (94h) (00h) Entrada  a  salida

4 0 4 0 4 0 4 0 4 0 4 0
100

Alta  impedancia
5 1 5 1 5 1 5 1 5 1 5 1
IO1

Alta  impedancia 2 2 2 2 2 2
6 6 6 6 6 6
IO2

Alta  impedancia 7 7 7 7 7 7
3 3 3 3 3 3
IO3
ID  de  MFR  ID  de  dispositivo

/CS

23 24  25  26  27  28  29  30 Modo  3

CLK Modo  0

0 4 0 4 0 4 0 4 0
100

1 5 1 5 1 5 1 5 1
IO1

2 6 2 6 2 6 2 6 2
IO2

3 7 3 7 3 7 3 7 3
IO3
Id.  de  MFR ID  del  dispositivo Id.  de  MFR ID  del  dispositivo

(repetir) (repetir) (repetir) (repetir)

Figura  48.  Leer  instrucción  de  E/S  cuádruple  de  ID  de  fabricante/dispositivo

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Nota:
Los  bits  M(7­0)  del  “Modo  de  lectura  continua”  deben  establecerse  en  FFh  para  que  sean  compatibles  con  la  instrucción  de  E/S  cuádruple  de  lectura  rápida.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  66  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.39  Leer  número  de  identificación  único  (4Bh)
La  instrucción  Leer  número  de  identificación  único  accede  a  un  número  de  64  bits  de  solo  lectura  configurado  de  fábrica  que  es  
único  para  cada  dispositivo  W25Q256JW.  El  número  de  ID  se  puede  utilizar  junto  con  los  métodos  de  software  del  usuario  para  
ayudar  a  evitar  la  copia  o  clonación  de  un  sistema.  La  instrucción  de  lectura  de  ID  única  se  inicia  poniendo  el  pin /CS  en  nivel  bajo  
y  cambiando  el  código  de  instrucción  "4Bh",  seguido  de  cuatro  bytes  de  relojes  ficticios.  Después  de  lo  cual,  el  ID  de  64  bits  se  
desplaza  hacia  afuera  en  el  flanco  descendente  de  CLK,  como  se  muestra  en  la  Figura  49.

/CS

Modo  3 0 1 2  3  4 5  6 7 8 9 10  11 12  13  14  15  16  17  18  19  20  21  22  23

CLK
Modo  0

Instrucción  (4Bh) Byte  ficticio  1 Byte  ficticio  2

DE

(100 )

HACER Alta  impedancia
(IO1 )

/CS

100 101 102

23  24  25  26  27  28  29  30  31  32  33  34  35  36  37  38 39  40  41  42 Modo  3

CLK
Modo  0

Byte  ficticio  3 Byte  ficticio  4
DE

(100 )

HACER Alta  impedancia
63  62  61 2 1 0
(IO1 )
=  MSB  *
* Número  de  serie  único  de  64  bits

Figura  49.  Instrucción  de  lectura  de  número  de  identificación  único

Se  requieren  5  bytes  ficticios  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

­  67  ­
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W25Q256JW

8.2.40  Leer  ID  JEDEC  (9Fh)
Por  motivos  de  compatibilidad,  el  W25Q256JW  proporciona  varias  instrucciones  para  determinar  electrónicamente  la  identidad  del  dispositivo.  La  
instrucción  Read  JEDEC  ID  es  compatible  con  el  estándar  JEDEC  para  memorias  seriales  compatibles  con  SPI  que  se  adoptó  en  2003.  La  instrucción  se  
inicia  poniendo  el  pin /CS  bajo  y  cambiando  el  código  de  instrucción  "9Fh".  El  byte  de  ID  de  fabricante  asignado  por  JEDEC  para  Winbond  (EFh)  y  dos  
bytes  de  ID  de  dispositivo,  tipo  de  memoria  (ID15­ID8)  y  capacidad  (ID7­ID0)  luego  se  desplazan  en  el  flanco  descendente  de  CLK  con  el  bit  más  
significativo  (MSB)  primero  como  se  muestra  en  la  Figura  50.  Para  obtener  información  sobre  el  tipo  de  memoria  y  los  valores  de  capacidad,  consulte  la  
tabla  de  identificación  del  fabricante  y  del  dispositivo.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 11 12  13  14  15

CLK
Modo  0

Instrucción  (9Fh)

DE

(100 )

Identificación  del  fabricante  (EFh)
HACER Alta  impedancia

(IO1 )
=  MSB  *

/CS

15 16  17  18  19  20  21  22  23 24  25  26 27 28  29  30 Modo  3

CLK
Modo  0

DE

(100 )

Tipo  de  memoria  ID15­8 Capacidad  ID7­0
HACER

7 6 5  4  3 2 1 0 7 6 5 4 3 2 1 0
(IO1 )

* *
Figura  50.  Instrucción  de  lectura  de  ID  de  JEDEC

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  68  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.41  Leer  registro  SFDP  (5Ah)
El  W25Q256JW  cuenta  con  un  registro  de  parámetro  detectable  de  flash  en  serie  (SFDP)  de  256  bytes  que  contiene  
información  sobre  las  configuraciones  del  dispositivo,  las  instrucciones  disponibles  y  otras  características.  Los  parámetros  
SFDP  se  almacenan  en  una  o  más  tablas  de  identificación  de  parámetros  (PID).  Actualmente  solo  se  especifica  una  
tabla  PID,  pero  es  posible  que  se  agreguen  más  en  el  futuro.  La  instrucción  Read  SFDP  Register  es  compatible  con  el  
estándar  SFDP  establecido  inicialmente  en  2010  para  PC  y  otras  aplicaciones,  así  como  con  el  estándar  JEDEC  
JESD216  que  se  publicó  en  2011.  La  mayoría  de  las  memorias  Winbond  SpiFlash  enviadas  después  de  junio  de  2011  
(código  de  fecha  1124  y  posteriores)  admiten  la  característica  SFDP  como  se  especifica  en  la  hoja  de  datos  aplicable.

La  instrucción  Leer  SFDP  se  inicia  al  poner  el  pin /CS  en  nivel  bajo  y  cambiar  el  código  de  instrucción  "5Ah"  seguido  de  
una  dirección  de  24  bits  (A23­A0)(1)  en  el  pin  DI.  También  se  requieren  ocho  relojes  "ficticios"  antes  de  que  el  contenido  
del  registro  SFDP  se  desplace  en  el  flanco  descendente  de  la  CLK  40  con  el  bit  más  significativo  (MSB)  primero,  como  
se  muestra  en  la  Figura  51.  Para  conocer  los  valores  y  las  descripciones  del  registro  SFDP,  consulte  Winbond  Nota  de  
aplicación  para  la  tabla  de  definición  de  SFDP.

Nota:  1.  A23­A8  =  0;  A7­A0  se  utilizan  para  definir  la  dirección  de  byte  inicial  para  el  registro  SFDP  de  256  bytes.

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 28  29  30  31

CLK
Modo  0

Instrucción  (5Ah) Dirección  de  24  bits

DE
23  22  21 3 2 1 0
(100 )

*
HACER Alta  impedancia

(IO1 )

/CS

31 32  33  34  35  36  37  38  39 40  41  42 43 44  45  46  47  48  49  50  51  52  53  54  55

CLK

Byte  ficticio

DE
0 7 6 5 4 3 2 1 0
(100 )
Salida  de  datos  1 Salida  de  datos  2

HACER Alta  impedancia
7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7
(IO1 )
=  MSB  *
* *

Figura  51.  Diagrama  de  secuencia  de  instrucciones  de  lectura  del  registro  SFDP

Solo  se  requiere  una  dirección  de  24  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  3  bytes  o  de  4  bytes

­  69  ­
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W25Q256JW

8.2.42  Borrar  Registros  de  Seguridad  (44h)

El  W25Q256JW  ofrece  tres  registros  de  seguridad  de  256  bytes  que  se  pueden  borrar  y  programar  individualmente.  Estos  
registros  pueden  ser  utilizados  por  los  fabricantes  de  sistemas  para  almacenar  seguridad  y  otra  información  importante  por  
separado  de  la  matriz  de  memoria  principal.

La  instrucción  Erase  Security  Register  es  similar  a  la  instrucción  Sector  Erase.  Se  debe  ejecutar  una  instrucción  de  habilitación  
de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  de  borrado  del  registro  de  seguridad  (el  bit  de  registro  de  estado  
WEL  debe  ser  igual  a  1).  La  instrucción  se  inicia  bajando  el  pin /CS  y  cambiando  el  código  de  instrucción  "44h"  seguido  de  una  
dirección  de  24/32  bits  (A23/A31­A0)  para  borrar  uno  de  los  tres  registros  de  seguridad.

DIRECCIÓN {A23/A31}­16 A15­12 A11­8 A7­0

Registro  de  seguridad  #1 00h/0000h 0  0  0  1 0  0  0  0 no  me  importa

Registro  de  seguridad  #2 00h/0000h 0  0  1  0 0  0  0  0 no  me  importa

Registro  de  seguridad  #3 00h/0000h 0  0  1  1 0  0  0  0 no  me  importa

La  secuencia  de  instrucciones  de  Borrar  registro  de  seguridad  se  muestra  en  la  Figura  52.  El  pin /CS  debe  ponerse  alto  después  
de  que  se  haya  bloqueado  el  octavo  bit  del  último  byte.  Si  esto  no  se  hace,  la  instrucción  no  se  ejecutará.
Después  de  que /CS  se  eleva,  la  operación  de  borrado  del  registro  de  seguridad  autoprogramado  comenzará  durante  un  tiempo  
de  duración  de  tSE  (consulte  las  características  de  CA).  Mientras  el  ciclo  de  borrado  del  registro  de  seguridad  está  en  progreso,  
aún  se  puede  acceder  a  la  instrucción  de  registro  de  estado  de  lectura  para  verificar  el  estado  del  bit  OCUPADO.  El  bit  BUSY  es  
un  1  durante  el  ciclo  de  borrado  y  se  convierte  en  un  0  cuando  finaliza  el  ciclo  y  el  dispositivo  está  listo  para  aceptar  otras  
instrucciones  nuevamente.  Después  de  que  el  ciclo  de  borrado  del  registro  de  seguridad  haya  finalizado,  el  bit  de  bloqueo  de  
habilitación  de  escritura  (WEL)  en  el  registro  de  estado  se  borra  a  0.  Los  bits  de  bloqueo  del  registro  de  seguridad  (LB3­1)  en  el  
registro  de  estado­2  se  pueden  usar  para  proteger  OTP  los  registros  de  seguridad .  Una  vez  que  un  bit  de  bloqueo  se  establece  
en  1,  el  registro  de  seguridad  correspondiente  se  bloqueará  permanentemente,  se  ignorará  la  instrucción  Erase  Security  Register  
para  ese  registro  (consulte  la  sección  7.1.8  para  obtener  descripciones  detalladas).

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9 29  30  31 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (44h) Dirección  de  24  bits

DE
23  22 2  1  0
(100 )

*
HACER Alta  impedancia

(IO1 )
=  MSB  *

Figura  52.  Instrucción  Borrar  Registros  de  Seguridad

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  70  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.43  Registros  de  seguridad  del  programa  (42h)
La  instrucción  Registro  de  seguridad  del  programa  es  similar  a  la  instrucción  Programa  de  página.  Permite  programar  desde  un  byte  hasta  
256  bytes  de  datos  de  registro  de  seguridad  en  ubicaciones  de  memoria  previamente  borradas  (FFh).
Se  debe  ejecutar  una  instrucción  de  habilitación  de  escritura  antes  de  que  el  dispositivo  acepte  la  instrucción  de  registro  de  seguridad  del  
programa  (bit  de  registro  de  estado  WEL=  1).  La  instrucción  se  inicia  bajando  el  pin /CS  y  luego  cambiando  el  código  de  instrucción  "42h"  
seguido  de  una  dirección  de  24/32  bits  (A23/A31­A0)  y  al  menos  un  byte  de  datos,  en  el  pin  DI.  El  pin /CS  debe  mantenerse  bajo  durante  
toda  la  instrucción  mientras  se  envían  datos  al  dispositivo.

DIRECCIÓN {A23/A31}­16 A15­12 A11­8 A7­0

Registro  de  seguridad  #1 00h/0000h 0  0  0  1 0  0  0  0 Dirección  de  byte

Registro  de  seguridad  #2 00h/0000h 0  0  1  0 0  0  0  0 Dirección  de  byte

Registro  de  seguridad  #3 00h/0000h 0  0  1  1 0  0  0  0 Dirección  de  byte

La  secuencia  de  instrucciones  del  registro  de  seguridad  del  programa  se  muestra  en  la  Figura  53.  Los  bits  de  bloqueo  del  registro  de  
seguridad  (LB3­1)  en  el  registro  de  estado­2  se  pueden  usar  para  proteger  los  registros  de  seguridad  mediante  OTP.  Una  vez  que  un  bit  
de  bloqueo  se  establece  en  1,  el  registro  de  seguridad  correspondiente  se  bloqueará  permanentemente,  la  instrucción  del  Registro  de  
seguridad  del  programa  para  ese  registro  se  ignorará  (consulte  7.1.8,  8.2.25  para  obtener  descripciones  detalladas).

/CS

Modo  3 0 1 2 3 4 5  6  7 8  9  10 28  29  30 31 32  33  34  35  36  37  38 39

CLK
Modo  0

Instrucción  (42h) Dirección  de  24  bits Intercambio  de  datos  1

DE
23  22  21 3  2 1 0 7  6 5  4 3 2 1 0
(100 )

* *
=  MSB  *

/CS

2072 2073 2074 2075 2076 2077 2078 2079

39 40  41  42  43  44  45  46  47 48  49  50 51 52  53  54  55 Modo  3

CLK
Modo  0

Intercambio  de  datos  2 Intercambio  de  datos  3 Byte  de  datos  256

DE
0 7  6  5  4  3  2 1 0 7  6  5  4  3  2 1 0 7 6 5  4  3  2  1 0
(100 )

* * *

Figura  53.  Instrucción  Registros  de  seguridad  del  programa

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

­  71  ­
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W25Q256JW

8.2.44  Lectura  de  registros  de  seguridad  (48h)

La  instrucción  Leer  registro  de  seguridad  es  similar  a  la  instrucción  Lectura  rápida  y  permite  leer  secuencialmente  uno  o  más  bytes  de  datos  de  uno  de  los  
cuatro  registros  de  seguridad.  La  instrucción  se  inicia  bajando  el  pin /CS  y  luego  cambiando  el  código  de  instrucción  "48h"  seguido  de  una  dirección  de  
24/32  bits  (A23/A31­A0)  y  ocho  relojes  "ficticios"  en  el  pin  DI.  Los  bits  de  código  y  dirección  están  enganchados  en  el  borde  ascendente  del  pin  CLK.  
Después  de  recibir  la  dirección,  el  byte  de  datos  de  la  ubicación  de  memoria  direccionada  se  desplazará  en  el  pin  DO  en  el  borde  descendente  de  CLK  
con  el  bit  más  significativo  (MSB)  primero.  La  dirección  de  byte  se  incrementa  automáticamente  a  la  siguiente  dirección  de  byte  después  de  que  se  
desplaza  cada  byte  de  datos.  Una  vez  que  la  dirección  de  byte  alcanza  el  último  byte  del  registro  (dirección  de  byte  FFh),  se  restablecerá  a  la  dirección  
00h,  el  primer  byte  del  registro,  y  continuará  aumentando.  La  instrucción  se  completa  conduciendo /CS  alto.  La  secuencia  de  instrucciones  de  lectura  del  
registro  de  seguridad  se  muestra  en  la  Figura  54.  Si  se  emite  una  instrucción  de  lectura  del  registro  de  seguridad  mientras  se  está  procesando  un  ciclo  de  
borrado,  programación  o  escritura  (BUSY=1),  la  instrucción  se  ignora  y  no  tendrá  ningún  efecto  en  el  ciclo  actual. .  La  instrucción  Leer  registro  de  seguridad  
permite  velocidades  de  reloj  desde  CC  hasta  un  máximo  de  FR  (consulte  Características  eléctricas  de  CA).

DIRECCIÓN {A23/A31}­16 A15­12 A11­8 A7­0

Registro  de  seguridad  #1 00h/0000h 0  0  0  1 0  0  0  0 Dirección  de  byte

Registro  de  seguridad  #2 00h/0000h 0  0  1  0 0  0  0  0 Dirección  de  byte

Registro  de  seguridad  #3 00h/0000h 0  0  1  1 0  0  0  0 Dirección  de  byte

/CS

Modo  3 0 1 2 3 4 5 6 7 8 9  10 28  29  30  31

CLK
Modo  0

Instrucción  (48h) Dirección  de  24  bits

DE
23  22  21 3 2 1 0
(100 )

*
HACER Alta  impedancia

(IO1 )

=  MSB  *
/CS

31 32  33  34  35  36  37  38  39 40  41  42 43 44  45  46  47  48  49  50  51  52  53  54  55

CLK

Byte  ficticio

DE
0 7 6 5 4 3 2 1 0
(100 )
Salida  de  datos  1 Salida  de  datos  2

HACER Alta  impedancia
7 6 5  4  3 2 1 0 7 6 5 4 3 2 1 0 7
(IO1 )

* *

Figura  54.  Instrucción  de  lectura  de  registros  de  seguridad

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  72  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.45  Bloqueo  individual  de  bloque/sector  (36h)
El  bloqueo  de  bloque/sector  individual  proporciona  una  forma  alternativa  de  proteger  la  matriz  de  memoria  de  borrados/
programaciones  adversas.  Para  utilizar  Bloqueos  individuales/Bloqueos  de  sector,  el  bit  WPS  en  el  Registro  de  estado­3  debe  
establecerse  en  1.  Si  WPS=0,  la  protección  contra  escritura  estará  determinada  por  la  combinación  de  CMP,  TB,  BP[3:0]  bits  
en  los  registros  de  estado.  Los  bits  de  bloqueo  de  bloque  individual/sector  son  bits  volátiles.  Los  valores  predeterminados  
después  del  encendido  del  dispositivo  o  después  de  un  reinicio  son  1,  por  lo  que  se  protege  toda  la  matriz  de  memoria.

Para  bloquear  un  bloque  o  sector  específico  como  se  ilustra  en  la  Figura  4d,  se  debe  emitir  un  comando  Bloqueo  de  bloque/
sector  individual  conduciendo /CS  bajo,  cambiando  el  código  de  instrucción  "36h"  al  pin  de  entrada  de  datos  (DI)  en  el  borde  
ascendente  de  CLK ,  seguido  de  una  dirección  de  24/32  bits  y  luego  conduciendo /CS  alto.

/CS

Modo  3 0 1 2 3  4  5  6 7 8  9 29  30  31 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (36h) Dirección  de  24  bits

DE
23  22 2 1  0
(100)

*
HACER Alta  impedancia
(IO1)
=  MSB  *

Figura  55.  Instrucción  de  Bloqueo  de  Bloque/Sector  Individual

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

­  73  ­
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W25Q256JW

8.2.46  Desbloqueo  de  bloque/sector  individual  (39h)
El  bloqueo  de  bloque/sector  individual  proporciona  una  forma  alternativa  de  proteger  la  matriz  de  memoria  de  borrados/programaciones  adversas.  Para  
utilizar  Bloqueos  individuales/Bloqueos  de  sector,  el  bit  WPS  en  el  Registro  de  estado­3  debe  establecerse  en  1.  Si  WPS=0,  la  protección  contra  escritura  
estará  determinada  por  la  combinación  de  CMP,  TB,  BP[3:0]  bits  en  los  registros  de  estado.  Los  bits  de  bloqueo  de  bloque  individual/sector  son  bits  
volátiles.  Los  valores  predeterminados  después  del  encendido  del  dispositivo  o  después  de  un  reinicio  son  1,  por  lo  que  se  protege  toda  la  matriz  de  
memoria.

Para  desbloquear  un  bloque  o  sector  específico,  como  se  ilustra  en  la  Figura  4d,  se  debe  emitir  un  comando  de  desbloqueo  de  bloque/sector  individual  
conduciendo /CS  bajo,  cambiando  el  código  de  instrucción  "39h"  al  pin  de  entrada  de  datos  (DI)  en  el  borde  ascendente  de  CLK ,  seguido  de  una  dirección  
de  24/32  bits  y  luego  conduciendo /CS  alto.

/CS

Modo  3 0 1 2 3  4  5  6 7 8  9 29  30  31 Modo  3

CLK Modo  0 Modo  0

Instrucción  (39h) Dirección  de  24  bits

DE
23  22 2  1 0
(100)
*
HACER Alta  impedancia
(IO1) =  MSB  *

Figura  56.  Instrucción  de  desbloqueo  de  bloque  individual

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  74  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.47  Bloqueo  de  lectura  de  bloque/sector  (3Dh)
El  bloqueo  de  bloque/sector  individual  proporciona  una  forma  alternativa  de  proteger  la  matriz  de  memoria  de  borrados/
programaciones  adversas.  Para  utilizar  Bloqueos  individuales/Bloqueos  de  sector,  el  bit  WPS  en  el  Registro  de  estado­3  debe  
establecerse  en  1.  Si  WPS=0,  la  protección  contra  escritura  estará  determinada  por  la  combinación  de  CMP,  TB,  BP[3:0]  bits  
en  los  registros  de  estado.  Los  bits  de  bloqueo  de  bloque  individual/sector  son  bits  volátiles.  Los  valores  predeterminados  
después  del  encendido  del  dispositivo  o  después  de  un  reinicio  son  1,  por  lo  que  se  protege  toda  la  matriz  de  memoria.

Para  leer  el  valor  del  bit  de  bloqueo  de  un  bloque  o  sector  específico,  como  se  ilustra  en  la  Figura  4d,  se  debe  emitir  un  
comando  de  bloqueo  de  bloque/sector  de  lectura  conduciendo /CS  bajo,  cambiando  el  código  de  instrucción  "3Dh"  al  pin  de  
entrada  de  datos  (DI).  en  el  flanco  ascendente  de  CLK,  seguido  de  una  dirección  de  24/32  bits.  El  valor  del  bit  de  bloqueo  de  
bloque/sector  se  desplazará  en  el  pin  DO  en  el  flanco  descendente  de  CLK  con  el  bit  más  significativo  (MSB)  primero,  como  se  
muestra  en  la  Figura  57.  Si  el  bit  menos  significativo  (LSB)  es  1,  el  bloque/  el  sector  está  bloqueado;  si  LSB=0,  el  bloque/sector  
correspondiente  está  desbloqueado,  se  puede  realizar  la  operación  de  Borrar/Programar.

/CS

Modo  3 0 1 2  3  4  5  6  7 8  9  10 28  29  30  31  32  33  34  35  36  37  38  39 Modo  3

CLK Modo  0 Modo  0

Instrucción  (3Dh) Dirección  de  24  bits

DE
23  22  21 3  2 1 0
(100)
*
Bloquear  valor
HACER Alta  impedancia
XXXXXXX  0
(IO1)
=  MSB  *
*

Figura  57.  Instrucción  de  bloqueo  de  bloque  de  lectura

Se  requiere  una  dirección  de  32  bits  cuando  el  dispositivo  está  funcionando  en  modo  de  dirección  de  4  bytes

­  75  ­
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W25Q256JW

8.2.48  Bloqueo  global  de  bloque/sector  (7Eh)
Todos  los  bits  de  bloqueo  de  bloque/sector  se  pueden  establecer  en  1  mediante  la  instrucción  de  bloqueo  global  de  bloque/sector.  El  comando  debe  
emitirse  conduciendo /CS  bajo,  cambiando  el  código  de  instrucción  "7Eh"  en  el  pin  de  entrada  de  datos  (DI)  en  el  borde  ascendente  de  CLK,  y  luego  
conduciendo /CS  alto.

/CS

Modo  3 0  1  2  3  4  5  6  7 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (7Eh)
DE

(100)

HACER Alta  impedancia
(IO1)

Figura  58.  Instrucción  de  bloqueo  de  bloque  global  para  SPI

8.2.49  Desbloqueo  global  de  bloque/sector  (98h)
Todos  los  bits  de  bloqueo  de  bloque/sector  se  pueden  establecer  en  0  mediante  la  instrucción  de  desbloqueo  global  de  bloque/sector.  El  comando  debe  
emitirse  poniendo /CS  en  nivel  bajo,  cambiando  el  código  de  instrucción  "98h"  al  pin  de  entrada  de  datos  (DI)  en  el  flanco  ascendente  de  CLK  y  luego  
poniendo /CS  en  nivel  alto.

/CS

Modo  3 0 1  2  3  4  5  6  7 Modo  3

CLK
Modo  0 Modo  0

Instrucción  (98h)
DE

(100)

HACER Alta  impedancia
(IO1)

Figura  59.  Instrucción  de  desbloqueo  de  bloque  global

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  76  ­ 2017  ­  Revisión  B
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W25Q256JW

8.2.50  Habilitar  Restablecimiento  (66h)  y  Restablecer  Dispositivo  (99h)

Debido  al  paquete  pequeño  y  la  limitación  en  la  cantidad  de  pines,  el  W25Q256JW  proporciona  una  instrucción  de  reinicio  
de  software  en  lugar  de  un  pin  RESET  dedicado.  Una  vez  que  se  acepta  la  instrucción  Restablecer,  cualquier  operación  
interna  en  curso  finalizará  y  el  dispositivo  volverá  a  su  estado  de  encendido  predeterminado  y  perderá  todas  las  
configuraciones  volátiles  actuales,  como  bits  de  registro  de  estado  volátil,  estado  de  bloqueo  de  habilitación  de  escritura  
(WEL). ,  programar/borrar  estado  de  suspensión,  configuración  de  parámetros  de  lectura  (P7­P0)  y  configuración  de  bits  de  
modo  de  lectura  continua  (M7­M0).

Las  instrucciones  "Habilitar  reinicio  (66h)"  y  "Reinicio  (99h)"  se  pueden  emitir  en  SPI.  Para  evitar  un  reinicio  accidental,  
ambas  instrucciones  deben  emitirse  en  secuencia.  Cualquier  otro  comando  que  no  sea  "Reiniciar  (99  h)"  después  del  
comando  "Habilitar  reinicio  (66  h)"  desactivará  el  estado  "Reiniciar  habilitado".  Se  necesita  una  nueva  secuencia  de  
"Habilitar  reinicio  (66h)"  y  "Reinicio  (99h)"  para  reiniciar  el  dispositivo.  Una  vez  que  el  dispositivo  acepta  el  comando  
Restablecer,  el  dispositivo  tardará  aproximadamente  tRST=30us  en  restablecerse.  Durante  este  período,  no  se  aceptará  ningún  comando.

La  corrupción  de  datos  puede  ocurrir  si  hay  una  operación  interna  de  borrado  o  programa  en  curso  o  suspendida  cuando  
el  dispositivo  acepta  la  secuencia  de  comando  de  reinicio.  Se  recomienda  comprobar  el  bit  BUSY  y  el  bit  SUS  en  el  registro  
de  estado  antes  de  emitir  la  secuencia  de  comando  de  reinicio.

/CS

Modo  3 0 1 2 3  4  5  6 7 Modo  3 0 1 2 3  4  5 6 7 Modo  3

CLK
Modo  0 Modo  0 Modo  0

Instrucción  (66h) Instrucción  (99h)
DE

(100 )

HACER Alta  impedancia
(IO1 )

Figura  60.  Habilitar  reinicio  y  secuencia  de  instrucciones  de  reinicio

­  77  ­
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W25Q256JW

9.  CARACTERÍSTICAS  ELÉCTRICAS

9.1  Calificaciones  máximas  absolutas  (1)
PARÁMETROS SÍMBOLO CONDICIONES RANGO UNIDAD

Voltaje  de  suministro CCV –0,6  a  +2,5  V EN

Voltaje  aplicado  a  cualquier  pin VIO    Relativo  a  tierra –0,6  a  VCC+0,4 EN

<20nS  Transitorio
Voltaje  transitorio  en  cualquier  pin VIOT –2.0  a  VCC+2.0 EN
Relativo  a  tierra

Temperatura  de  almacenamiento TSTG –65  a  +150 ºC

Temperatura  de  plomo TLEAD Ver  Nota  (2) ºC

Voltaje  de  descarga  electrostática Modelo  de  cuerpo  humano  VESD  (3) –2000  a  +2000 EN

Notas:

1.  Este  dispositivo  ha  sido  diseñado  y  probado  para  los  rangos  de  operación  especificados.  No  se  garantiza  el  funcionamiento  adecuado  
fuera  de  estos  niveles.  La  exposición  a  clasificaciones  máximas  absolutas  puede  afectar  la  confiabilidad  del  dispositivo.
La  exposición  más  allá  de  las  clasificaciones  máximas  absolutas  puede  causar  daños  permanentes.

2.  Cumple  con  el  estándar  JEDEC  J­STD­20C  para  ensamblaje  de  cuerpo  pequeño  Sn­Pb  o  libre  de  Pb  (verde)  y  el
Directiva  europea  sobre  restricciones  de  sustancias  peligrosas  (RoHS)  2002/95/UE.

3.  JEDEC  estándar  JESD22­A114A  (C1=100pF,  R1=1500  ohmios,  R2=500  ohmios).

9.2  Rangos  de  operación
ESPECIFICACIONES

PARÁMETRO SÍMBOLO  CONDICIONES UNIDAD

MÍNIMO  MÁXIMO

Tensión  de  alimentación(1) VCC  FR  =  133  MHz,  FR  =  50  MHz 1.7 1,95 EN

Temperatura  ambiente, Industrial –40 +85 ºC

FRENTE  A

Operando

Nota:

1.  El  voltaje  de  VCC  durante  la  lectura  puede  operar  en  el  rango  mínimo  y  máximo,  pero  no  debe  exceder  el  ±10  %  de
el  voltaje  de  programación  (borrar/escribir).

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  78  ­ 2017  ­  Revisión  B
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W25Q256JW

9.3  Temporización  y  requisitos  de  encendido  y  apagado
ESPECIFICACIONES

PARÁMETRO SÍMBOLO UNIDAD

MÍN. MÁX.

VCC  (min)  a /CS  Bajo tVSL(1) 20 µs

Retardo  de  tiempo  antes  de  la  instrucción  de  escritura tPUW(1) 5 EM

Voltaje  de  umbral  de  inhibición  de  escritura VWI(1) 1.0 1.4 EN

La  duración  mínima  para  garantizar  que  se  produzca  la   tPWD(1) 100 µs

inicialización

Se  necesita  un  voltaje  de  VCC  por  debajo  de  VPWD  para   VPWD(1) 0.8 EN

garantizar  que  se  produzca  la  inicialización

Nota:

1.  Estos  parámetros  se  caracterizan  únicamente.

CCV

CCV  (máx.)
Se  ignoran  las  instrucciones  de  programación,  borrado  y  escritura
/CS  debe  rastrear  VCC

CCV  (mín.)
tVSL Leer  instrucciones El  dispositivo  está  completamente
Reiniciar
Permitido Accesible
Estado

VWI

tPUW

Tiempo

Figura  65a.  Temporización  de  encendido  y  niveles  de  voltaje

­  79  ­
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W25Q256JW

/CS  debe  rastrear  
VCC  durante  VCC  Ramp  Up/Down

CCV

/CS

Tiempo

Figura  65b.  Requisito  de  encendido  y  apagado

9.3.1  Requisito  del  ciclo  de  encendido  Para  el  ciclo  de  

encendido,  el  sistema  no  debe  inicializar  la  secuencia  de  encendido  hasta  que  Vcc  baje  a  VPWD  y  mantenga  un  tPWD  para  que  el  dispositivo  se  inicialice  
correctamente.

CCV
La  selección  de  chip  no  es  aceptable

CCV  (máx.)

CCV  (mín.)

tVSL El  dispositivo  es  totalmente  accesible

VPWD  (máx.)

tPWD

Tiempo

Figura  65c.  Requisito  de  ciclo  de  energía

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  80  ­ 2017  ­  Revisión  B
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W25Q256JW

9.4  Características  eléctricas  de  CC
ESPECIFICACIONES

PARÁMETRO SÍMBOLO  CONDICIONES UNIDAD

MÍN. TIPO MÁX.

Capacitancia  de  entrada NIC(1) VIN  =  0V 6 pF

Capacidad  de  salida salida(1) SALIDA  =  0V 8 pF

Fuga  de  entrada O ±2 µA

Fuga  de  E/S OIT ±2 µA

/CS  =  CCV,
Corriente  de  espera ICC1 10 35 µA
VIN  =  GND  o  VCC

/CS  =  CCV,
Corriente  de  apagado ICC2 1 15 µA
VIN  =  GND  o  VCC

C  =  0,1  VCC /  0,9  VCC  
Datos  de  lectura  actuales  1  MHz  ICC3  (2) DO  =   1 3 mamá

Abierto

C  =  0,1  VCC /  0,9  VCC  
Datos  de  lectura  actuales/Dual
ICC3  (2) DO  =   6 8 mamá
/Cuádruple  50MHz
Abierto

ICC3  (2) C  =  0,1  VCC /  0,9  VCC  
Datos  de  lectura  actuales/Dual
DO  =   8 10 mamá
/Cuádruple  80MHz
Abierto

Datos  de  lectura  actuales/Dual ICC3  (2) C  =  0,1  VCC /  0,9  VCC  

Lectura  de  salida/salida  cuádruple DO  =   10 12 mamá
Leer  104  MHz Abierto

Estado  actual  de  escritura
ICC4 /CS  =  CCV 12 20 mamá
Registro

Programa  de  página  actual ICC5 /CS  =  CCV 12 20 mamá

Sector/Bloque  Actual
ICC6 /CS  =  CCV 12 20 mamá
Borrar

Borrado  de  chip  actual ICC7 /CS  =  CCV 12 20 mamá

Bajo  voltaje  de  entrada VOLUNTAD
–0.5 CCV  x  0,3 EN

Entrada  de  alto  voltaje VIH    CCV  x  0,7 EN

Salida  de  bajo  voltaje VOLUMEN
LIO  =  100  µA 0.2 EN

Salida  de  alto  voltaje VOH IOH  =  –100  µA CVC­0,2 EN

Notas:

1.  Probado  en  base  a  muestras  y  especificado  a  través  de  datos  de  diseño  y  caracterización.  TA  =  25  °C,  VCC  =  1,8  V.
2.  Patrón  de  tablero  de  ajedrez.

­  81  ­
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W25Q256JW

9.5  Condiciones  de  medición  de  CA
ESPECIFICACIONES

PARÁMETRO SÍMBOLO UNIDAD

MÍN. MÁX.

Capacidad  de  carga CL 30 pF

Tiempos  de  subida  y  bajada  de  entrada TR,  FT 5 ns

Voltajes  de  pulso  de  entrada VENIR 0,1  VCC  a  0,9  VCC EN

Voltajes  de  referencia  de  temporización  de  entrada EN 0,3  VCC  a  0,7  VCC EN

Voltajes  de  referencia  de  temporización  de  salida AFUERA 0,5  VCC  a  0,5  VCC EN

Nota:

1.  La  salida  Hi­Z  se  define  como  el  punto  en  el  que  ya  no  se  activa  la  salida  de  datos.

Entrada  y  salida
Niveles  de  entrada Niveles  de  referencia  de  temporización

0.9  VCC
0.5  VCC

0.1  VCC

Figura  66.  Forma  de  onda  de  E/S  de  medición  de  CA

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  82  ­ 2017  ­  Revisión  B
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W25Q256JW

9.6  Características  eléctricas  de  CA  (4,5)
ESPECIFICACIONES

DESCRIPCIÓN ICONO  ALTERNATIVO UNIDAD

MI  TIPO MÁX.

Frecuencia  de  reloj  para  Quad  I/O FR fC1 corriente  continua 133 megahercio

Frecuencia  de  reloj  excepto  Quad  I/O  y  03h FR fC2 corriente  continua 104 megahercio

Frecuencia  de  reloj  para  la  instrucción  de  lectura  de  datos  (03h) fR corriente  continua 50 megahercio

Clock  High,  Low  Tiempo  para   tCLH,   45%

ns
todas  las  instrucciones  excepto  para  Leer  datos  (03h) tCLL(1) ordenador  personal

Hora  alta,  baja  del  reloj  para  la   tCRLH,   45%

ns
instrucción  de  lectura  de  datos  (03h) tCRLL(1) ordenador  personal

Hora  de  subida  del  reloj  pico  a  pico tCLCH(2) 0.1 V/ns

Tiempo  de  caída  del  reloj  pico  a  pico tCHCL(2) 0.1 V/ns

/CS  Tiempo  de  configuración  activo  relativo  a  CLK tSLCH tcss 5 ns

/CS  Tiempo  de  espera  no  activo  relativo  a  CLK tCHSL 5 ns

Datos  en  el  tiempo  de  configuración tDVCH tDSU 2 ns

Datos  en  tiempo  de  espera tCHDX tDH 3 ns

/CS  Tiempo  de  espera  activo  relativo  a  CLK tCHSH 5 ns

/CS  Tiempo  de  instalación  no  activo  relativo  a  CLK tSHCH 5 ns

/CS  Deseleccionar  tiempo  (durante  la  lectura) tSHSL1 tCSH 10 ns

/CS  Deseleccionar  tiempo  (durante  el  borrado,  la  programación  o  la  escritura) tSHSL2 tCSH  50 ns

Tiempo  de  desactivación  de  salida tSHQZ(2) tDIS 10 ns

Reloj  bajo  a  salida  válida tCLQV1 TV1 6 ns

Tiempo  de  retención  de  salida tCLQX sin  embargo 2 ns

Continuación  –  página  siguiente

­  83  ­
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W25Q256JW

9.7  Características  eléctricas  de  CA  (continuación)

ESPECIFICACIONES

DESCRIPCIÓN ICONO  ALTERNATIVO UNIDAD

MI  TIPO MÁX.

Tiempo  de  configuración  de  protección  contra  escritura  antes  de /CS  bajo tWHSL(3) 20 ns

Tiempo  de  espera  de  protección  contra  escritura  después  de /CS  alto tSHWL(3) 100 ns

/CS  alto  a  modo  de  apagado tDP(2) 3 µs

/CS  alto  a  modo  de  espera  sin  lectura  de  ID tRES1  (2) 3 µs

/CS  alto  a  modo  de  espera  con  lectura  de  ID tRES2  (2) 1.8 µs

/CS  Alto  a  la  siguiente  Instrucción  después  de  Suspender SUS(2) 20 µs

/CS  alto  a  la  siguiente  instrucción  después  del  reinicio tRST(2) 30 µs

/RESET  pin  Período  bajo  para  restablecer  el  dispositivo tRESET(2) 1  (3) µs

Tiempo  de  registro  de  estado  de  escritura tW 2 30 EM

Página  Hora  del  programa tPP 0.8 5 EM

Tiempo  de  borrado  de  sector  (4KB) tSE 50 400 EM

Tiempo  de  borrado  de  bloque  (32  KB) tBE1 120 1,600 EM

Tiempo  de  borrado  de  bloque  (64  KB) tBE2 200 2,000 EM

Tiempo  de  borrado  de  chips tCE 90 400 s

Notas:

1.  Reloj  alto  +  Reloj  bajo  debe  ser  menor  o  igual  a  PC  =  1/fC(MÁX.).
2.  Valor  garantizado  por  diseño  y/o  caracterización,  no  probado  al  100%  en  producción.  3.
Es  posible  reiniciar  el  dispositivo  con  un  tRESET  más  corto  (tan  corto  como  unos  pocos  cientos  de  ns),  se  recomienda  un  mínimo  de  1  us  para  
garantizar  un  funcionamiento  confiable.
4.  Probado  en  base  a  muestras  y  especificado  a  través  de  datos  de  diseño  y  caracterización.  TA  =  25  °C,  VCC  =  1,8  V,  25  %  de  controlador
fortaleza.
5.  Alineación  de  dirección  de  4  bytes:  la  dirección  de  lectura  siempre  comienza  desde  (A1,  A0)  =  [0,0]

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  84  ­ 2017  ­  Revisión  B
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W25Q256JW

9.8  Temporización  de  salida  en  serie

/CS

tCLH
CLK

tCLQV   tCLQV tCLL tSHQZ

tCLQX tCLQX
SALIDA  MSB SALIDA  LSB
salida  de  E/S

9.9  Temporización  de  entrada  en  serie

/CS
tSHSL
tCHSL tSLCH tCHSH tSHCH

CLK

tDVCH tCHDX tCLCH tCHCL

MSB  EN ENTRADA  LSB
entrada  de  E/S

9.10 /Temporización  de  WP

/CS

tWHSL tSHWL

/WP

CLK

entrada  de  E/S

Se  permite  el  registro  de  estado  de  escritura No  se  permite  el  registro  de  estado  de  escritura

­  85  ­
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W25Q256JW

10.  ESPECIFICACIONES  DEL  PAQUETE

10.1  SOIC  de  16  pines  300  mil  (Código  de  paquete  F)

Milímetros Pulgadas
Símbolo
mínimo apellido máx. mínimo apellido máx.

A 2.36 2.49 2.64 0.093 0.098 0.104

A1 0.10 ­­­ 0.30 0.004 ­­­ 0.012
A2 ­­­ 2.31 ­­­ ­­­ 0.091 ­­­
b 0.33 0.41 0.51 0.013 0.016 0.020
C 0.18 0.23 0.28 0.007 0.009 0.011
D 10.08 10.31 10.49 0.397 0.406 0.413
Y 10.01 10.31 10.64 0.394 0.406 0.419
E1 7.39 7.49 7.59 0.291 0.295 0.299
Es 1.27  CBS 0.050  BSC
L 0.38 0.81 1.27 0.015 0.032 0.050
y   
­­­ ­­­ 0.076 ­­­ ­­­ 0.003
i 0° ­­­ 8° 0° ­­­ 8°

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  86  ­ 2017  ­  Revisión  B
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W25Q256JW

10.1  8­Pad  WSON  6x5­mm  (Paquete  Código  P)

Milímetros Pulgadas
Símbolo
mínimo apellido máx. mínimo apellido máx.

A 0.70 0.75 0.80 0.028 0.030 0.031

A1 0.00 0.02 0.05 0.000 0.001 0.002

b 0.35 0.40 0.48 0.014 0.016 0.019

C ­­­ 0.20  REFERENCIA ­­­ ­­­ 0.008  REFERENCIA ­­­

D 5.90 6.00 6.10 0.232 0.236 0.240

D2 2.9 3.0 3.10 0.114 0.118 0.136

Y 4.90 5.00 5.10 0.193 0.197 0.201

E2 4.25 4.30 4.35 0.167 0.169 0.171

Es 1.27  CBS 0.050  BSC

L 0,55 0,60 0,65 0.022 0.024 0.026

0.00 ­­­ 0.075 0.000 ­­­ 0.003

y   

Nota:

El  área  de  la  almohadilla  de  metal  en  el  centro  inferior  del  paquete  no  está  conectada  a  ninguna  señal  eléctrica  interna.  Se  puede  dejar  
flotando  o  conectado  a  la  tierra  del  dispositivo  (pin  GND).  Evite  la  colocación  de  vías  de  PCB  expuestas  debajo  de  la  almohadilla.

­  87  ­
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W25Q256JW

10.2  8­Pad  WSON  8x6­mm  (Código  de  paquete  E)

MILÍMETROS PULGADAS
SÍMBOLO
mínimo apellido máx. mínimo apellido máx.
A 0.70 0.75 0.80 0.028 0.030 0.031

A1 0.00 0.02 0.05 0.000 0.001 0.002

b 0.35 0.40 0.48 0.014 0.016 0.019

C ­­­ 0,20  ref. ­­­ ­­­ 0,008  ref. ­­­

D 7.90 8.00 8.10 0.311 0.315 0.319

D2 3.35 3.40 3.45 0.132 0.134 0.136

Y 5.90 6.00 6.10 0.232 0.236 0.240

E2 4.25 4.30 4.35 0.167 0.169 0.171

Es 1.27  CBS 0.050  BSC

L 0,45 0.50 0,55 0.018 0.020 0.022

0.00 ­­­ 0.05 0.000 ­­­ 0.002

y   

Nota:

El  área  de  la  almohadilla  de  metal  en  el  centro  inferior  del  paquete  no  está  conectada  a  ninguna  señal  eléctrica  interna.  Se  puede  dejar  
flotando  o  conectado  a  la  tierra  del  dispositivo  (pin  GND).  Evite  la  colocación  de  vías  de  PCB  expuestas  debajo  de  la  almohadilla.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  88  ­ 2017  ­  Revisión  B
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W25Q256JW

10.3  TFBGA  de  24  bolas  de  8x6  mm  (código  de  paquete  B,  conjunto  de  bolas  de  5x5­1)

Nota:

Tierra  de  bola:  0,45  mm.  Apertura  de  la  bola:  tierra  de  

bola  PCB  de  0,35  mm  sugerida  <=  0,35  mm

Milímetros Pulgadas
Símbolo
mínimo apellido máx. mínimo apellido máx.
A ­­­ ­­­ 1.20 ­­­ ­­­ 0.047

A1 0.26 0.31 0.36 0.010 0.012 0.014

A2 ­­­ 0.85 ­­­ ­­­ 0.033 ­­­

b 0.35 0.40 0,45 0.014 0.016 0.018

D 7.90 8.00 8.10 0.311 0.315 0.319

D1 4.00  CBS 0.157  BSC

Y 5.90 6.00 6.10 0.232 0.236 0.240

E1 4.00  CBS 0.157  BSC

SE 1.00  TIPO 0.039  TIPO

Dakota  del  Sur 1.00  TIPO 0.039  TIPO

Es 1.00  BSC 0.039  BSC

ccc ­­­ ­­­ 0.10 ­­­ ­­­ 0.0039

­  89  ­
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W25Q256JW

10.4  TFBGA  de  24  bolas  de  8x6  mm  (Código  de  paquete  C,  matriz  de  bolas  de  6x4)

Nota:

Tierra  de  bola:  0,45  mm.  Apertura  de  la  bola:  0,35  mm

Tierra  de  bola  de  PCB  sugerida  <=  0,35  mm

Milímetros Pulgadas
Símbolo
mínimo apellido máx. mínimo apellido máx.
A ­­­ ­­­ 1.20 ­­­ ­­­ 0.047

A1 0.25 0.30 0.35 0.010 0.012 0.014

b 0.35 0.40 0,45 0.014 0.016 0.018

D 7.95 8.00 8.05 0.313 0.315 0.317

D1 5.00  CBS 0.197  BSC

Y 5.95 6.00 6.05 0.234 0.236 0.238

E1 3.00  BSC 0.118  BSC

Es 1.00  BSC 0.039  BSC

ccc ­­­ ­­­ 0.10 ­­­ ­­­ 0.039

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  90  ­ 2017  ­  Revisión  B
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W25Q256JW

10,5  WLCSP  de  32  bolas  (código  de  paquete  Y,  paso  de  bola:  0,50  mm)

Milímetros Pulgadas
Símbolo
mínimo apellido máx. mínimo apellido máx.
A 0.454 0.497 0.540 0.018 0.02 0.021

A1 0.152 0.167 0.182 0.006 0.007 0.007

C 0.302 0.330 0.358 0.012 0.013 0.014

b 0.240 0.300 0.360 0.009 0.01 0.014

D1 2.50 0.098

D2 1.50 0.059

D3 0.663 0.02

E1 2.50 0.154

E2 3.50 0.114

E3 0.633 0.047

eD 0.5  CBS 0.0197  BSC

mi 0.5  CBS 0.0197  BSC

aaa 0.10 0.004

bbb 0.10 0.004

ccc 0.03 0.001

ddd 0.15 0.006

Nota:
1.  La  dimensión  b  se  mide  en  el  diámetro  máximo  de  la  protuberancia  de  la  soldadura,  paralela  a  la  referencia  primaria  C.

2.  Para  dimensión  D  y  E;  póngase  en  contacto  con  Winbond.

­  91  ­
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W25Q256JW

10.6  Información  de  pedido

W(1)  25Q  256J  W  x  I(1)

W  =  Winbond

25Q  =  Memoria  flash  serie  SpiFlash  con  sectores  de  4  KB,  E/S  doble/cuádruple

256J  =  256M  bits

W  =  1,7  V  a  1,95  V

F  =  SOC  de  16  pines  300  mil P  =  WSON8  6x5  mm
E  =  8  pastillas  WSON  8x6mm B  =  TFBGA  de  24  bolas  de  8x6  mm  (matriz  de  bolas  de  5x5)
C  =  TFBGA  de  24  bolas  de  8x6  mm  (matriz  de  bolas  de  6x4) Y  =  WLCSP  de  32  bolas

I  =  Industrial  (­40°C  a  +85°C)

(2,3)

Q(4)  =  Paquete  verde  (sin  plomo,  compatible  con  RoHS,  sin  halógenos  (TBBA),  sin  óxido  de  antimonio  Sb2O3)
con  QE  =  1  (fijo)  en  el  registro  de  estado­2.  Compatible  con  versiones  anteriores  de  la  familia  FW.

M(5)  =  Paquete  verde  (sin  plomo,  compatible  con  RoHS,  sin  halógenos  (TBBA),  Sb2O3  sin  óxido  de  antimonio)  con  QE  =  0  
(programable)  en  el  registro  de  estado­2.  El  nuevo  ID  de  dispositivo  se  usa  para  identificar  a  la  familia  JW

Notas:
1.  El  prefijo  "W"  y  el  indicador  de  temperatura  "I"  no  están  incluidos  en  la  marca  de  la  pieza.

2.  Los  envíos  a  granel  estándar  son  en  tubo  (forma  E).  Especifique  un  método  de  embalaje  alternativo,  como  cinta  y
Bobina  (forma  T)  o  Bandeja  (forma  S),  al  realizar  pedidos.

3.  Para  envíos  con  opciones  de  pedidos  especiales,  comuníquese  con  Winbond.

4.  La  función /HOLD  está  deshabilitada  para  admitir  E/S  estándar,  doble  y  cuádruple  sin  la  configuración  del  usuario.

5.  Para  compatibilidad  con  DTR,  QPI,  consulte  la  hoja  de  datos  W25Q256JW  DTR

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  92  ­ 2017  ­  Revisión  B
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W25Q256JW

10.7  Números  de  pieza  válidos  y  marcado  en  la  parte  superior  La  

siguiente  tabla  proporciona  los  números  de  pieza  válidos  para  la  memoria  SpiFlash  W25Q256JW.  Comuníquese  con  Winbond  
para  conocer  la  disponibilidad  específica  por  densidad  y  tipo  de  paquete.  Las  memorias  Winbond  SpiFlash  utilizan  un  número  
de  producto  de  12  dígitos  para  realizar  pedidos.  Sin  embargo,  debido  al  espacio  limitado,  la  marca  del  lado  superior  de  todos  
los  paquetes  utiliza  un  número  abreviado  de  10  dígitos.

W25Q256JW­IQ  números  de  pieza  válidos:

TIPO  DE  PAQUETE DENSIDAD NÚMERO  DE  PRODUCTO MARCADO  LATERAL  SUPERIOR

F
256M­bit W25Q256JWFIQ 25Q256JWFQ
SOIC­16  300mil
PAG

256M­bit W25Q256JWPIQ 25Q256JWPQ

WSON­8  6x5­mm
Y
256M­bit W25Q256JWEIQ 25Q256JWEQ
WSON­8  8x6mm

B
TFBGA­24  8x6mm   256M­bit W25Q256JWBIQ 25Q256JWBQ
(matriz  de  bolas  5x5­1)
C
TFBGA­24  8x6mm   256M­bit W25Q256JWCIQ 25Q256JWCQ
(matriz  de  bolas  6x4)
Y   Q256JWY
256M­bit W25Q256JWYIQ
(1)  WLCSP  de  32  bolas IC­yyww

W25Q256JW­IM(2)  números  de  pieza  válidos:

TIPO  DE  PAQUETE DENSIDAD NÚMERO  DE  PRODUCTO MARCADO  LATERAL  SUPERIOR

F
256M­bit W25Q256JWFIM 25Q256JWFM
SOIC­16  300mil
PAG

256M­bit W25Q256JWPIM 25Q256JWPM

WSON­8  6x5­mm
Y
256M­bit W25Q256JWEIM 25Q256JWEM
WSON­8  8x6mm

B
TFBGA­24  8x6mm   256M­bit W25Q256JWBIM 25Q256JWBM
(matriz  de  bolas  5x5­1)
C
TFBGA­24  8x6mm   256M­bit W25Q256JWCIM 25Q256JWCM
(matriz  de  bolas  6x4)
Nota:
1.  El  paquete  WLCSP  tipo  Y  tiene  una  marca  superior  especial  debido  a  la  limitación  de  tamaño.

2.  Para  compatibilidad  con  DTR,  QPI,  consulte  la  hoja  de  datos  W25Q256JW  DTR.

­  93  ­
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W25Q256JW

11.  HISTORIAL  DE  REVISIÓN

VERSIÓN FECHA PÁGINA DESCRIPCIÓN

Nueva  creación  preliminar  Se  
eliminó  el  comando  77h  Se  
actualizó  la  información  de /WP  
A 09/09/2016 Se  actualizó  la  tabla  del  conjunto  de  
instrucciones:  03h  
Se  actualizó  ICC1­3  Se  actualizó  tPP  (máx.),  tCHSH,  tSHCH,  
tSHQZ,  tCLQV  Se  agregó  
información  WLCSP  Se  agregó  información  WSON6X5

Eliminado  "Preliminar"
B 08/12/2017 81   Icc1  actualizado  (máx.)
88 Información  actualizada  de  WSON6X5  D2

Marcas  registradas

Winbond  y  SpiFlash  son  marcas  comerciales  de  Winbond  Electronics  Corporation.
Todas  las  demás  marcas  son  propiedad  de  sus  respectivos  dueños.

Noticia  importante
Los  productos  Winbond  no  están  diseñados,  destinados,  autorizados  o  garantizados  para  su  uso  como  componentes  en  sistemas  o  
equipos  destinados  a  la  implantación  quirúrgica,  instrumentos  de  control  de  energía  atómica,  instrumentos  de  aviones  o  naves  
espaciales,  instrumentos  de  transporte,  instrumentos  de  señales  de  tráfico,  instrumentos  de  control  de  combustión  o  para  otras  
aplicaciones  destinadas  para  sustentar  o  sustentar  la  vida.  Además,  los  productos  Winbond  no  están  destinados  a  aplicaciones  en  las  
que  la  falla  de  los  productos  Winbond  podría  resultar  o  conducir  a  una  situación  en  la  que  podrían  ocurrir  lesiones  personales,  la  
muerte  o  daños  graves  a  la  propiedad  o  al  medio  ambiente.  Los  clientes  de  Winbond  que  utilizan  o  venden  estos  productos  para  su  
uso  en  dichas  aplicaciones  lo  hacen  bajo  su  propio  riesgo  y  aceptan  indemnizar  completamente  a  Winbond  por  cualquier  daño  que  
resulte  de  dicho  uso  o  venta  inapropiados.

La  información  de  este  documento  se  proporciona  únicamente  en  relación  con  los  productos  Winbond.  Winbond  se  reserva  el  derecho  
de  realizar  cambios,  correcciones,  modificaciones  o  mejoras  a  este  documento  y  los  productos  y  servicios  aquí  descritos  en  cualquier  
momento,  sin  previo  aviso.

Fecha  de  lanzamiento  de  la  publicación:  08  de  diciembre  de  
­  94  ­ 2017  ­  Revisión  B