Informe I: Compuertas Lógicas
Heidy Cardenas. Daniel Prieto. Jairo Mejia
hccardenasp@unal.edu.co; daprietoe@unal.edu.co; jrmejiaa@unal.edu.co
Universidad Nacional de Colombia
Resumen—Abstract— En el presente informe se encuentra
información acerca de los diferentes m o n t a j e s y características
expuestas de las compuertas lógicas universales. En este informe
se encuentra su funcionamiento, el uso comó n de las compuertas
ló gicas d e l a s f a m i l i a s T T L y CMOS y la c o m p r o b a c i ó n n
d e datos q u e el fabricante usa para l a correcta utilización de los
mismos. De igual manera se encontrará́ información de cómo a
partir de las compuertas universales N A N D y NOR se pueden
hallar t o d a s las demáś s compuertas vistas en la clase Teórica del
curso. Al final se hace referencia a las conclusiones vistas desde Figura 1. Montaje de la compuerta NAND
cada punto d o n d e en cont r amo s como los datos s i bien tienen
error porcentual se encuentran en un rango aceptable de trabajo
mientras que las compuertas universales e f e c t i v a m e n t e
s i m u l a n cualquier c o m p o r t a m i e n t o de otra compuerta.
En el presente informe
Palabras clave: Compuertas lógicas, Funciones Lógicas, Time-
por de retardo, Compuertas universales ( NAND y NOR).
.
I. I NTRODUCCIÓ N
Figura 2. Montaje de la compuerta NOR
En siguiente informe se trabajó́ con las compuertas 7400
y 7402 de las familias lógicas TTL y CMOS, con ellas se llevaron a cabo los montajes para las compuertas NAND,
trabajaron diferentes tipos de compuertas con cada uno, las NOR, AND y O R . Para el d i c e n ˜ o d e e s t o s c irc u ito s se
cuales incluye NAND, NOR, AND y OR, con las diferentes
familias comentadas anteriormente. Se prosiguió́ a comprobar
los para‘metros dados por el fabricante en el datasen, encono-
tirando asílos datos de retardo y los valores de tensióńn mínimos y
máx imos de cada compuerta usada. Los resultados obtenidos y
los pasos para llegar a cada uno de ellos, se encuentran
expuestos a continuacióńn.
II. D ISEÑ O Y CÁ LCULOS
La primera parte de esta prác tica fue la implementacióń n
de las compuertas bás icas NAND y NOR con las cuales se
Para conseguir las compuertas AND con NAND y OR con
NOR simplemente se colocaron las entradas en dos compuertas
y sus salidas a una tercera tal como lo muestra la figura 3,
logrando asíinvertir o negar la función´ n de la compuerta.
Figura 3. Montaje de la compuerta OR con NOR
realizó el análisis con las tablas de verdad de cada una de
las entradas y sus salidas respectivamente, estos dicen˜ o fue
descrito me j o r e n e l P r e informe 1 : Compuertas Lo ´ gicas. Los diceños más complejos son los de las compuertas AND
Para observar la salida correspondiente se utilizó́ un led en con NOR y OR con NOR. Sin embargo solo fue necesario la
el cual se evidencia el 0 y 1 lójico de la compuerta. Para retroalimentacióńn entre los terminales de una misma compare-
la compuerta NAND se utilizó́ el integrado 7400 y para la tal tal como muestra la figura 4 y la salida de estas conectarla
compuerta NOR se implementó́ el integrado 7402. como entrada para una tercera compuerta que nos da la salida
esperada por la tabla de verdad correspondiente.
Informe I: Compuertas Ló gicas
como se puede ver en la figura 6 tenemos el barrido para la
familia CMOS donde podemos observar que la caída de este se
ve alrededor de 1.1 V y entra a la etapa donde no el MOSFET
no está en ninguno de los estados lójicos, después tiene una
pendiente que se desprecia en la figura donde llega al valor
aceptable como 0 Lójico segúńn la prác tica. Debido a que le
circuito para la compuerta NOR arrojaría el mismo resultado
al ser MOSFET se descartó́ dicha imagen del barrido.
Figura 4. Montaje de la compuerta AND con NOR
Las respuestas esperadas se logran predecir por medio de
las tablas de verdad de las compuertas AND y OR.
A B A.B
0 0 0
0 1 0
1 0 0
1 1 1
Cuadro I
TA B L A D E V E R DA D AND Figura 6. Curva de medico´ n de Tensiones de entrada y salida - CMOS
De igual forma que para el caso de la familia CMOS, para
A B A+B los transistores bipolares (TTL) se trabajó́ el mismo circuito de
0 0 0 la figura 5 y se hizo su respectiva funcióńn de Barrido DC, en
0 1 1
1 0 1
este caso y como se puede ver en la figura 7 el valor de caída a
1 1 1 0 Lójico es de 2.4V aproximadamente. Sin embargo, estos no
Cuadro II son los datos provistos por el fabricante, esto se puede explicar
TA B L A D E V E R DA D OR
debido a que el simulador usado Multasen 13.0 cuenta con
compuertas gene´ricas que posiblemente contengan valores de
Después de lo nombrado anteriormente se prosiguió́ a traba- tensióńn de entrada y salida diferentes.
mar con las compuertas universales y encontrar sus valores de
tensióńn tanto en la entrada como en la salida de la compuerta.
Para las compuertas NAND y NOR de cada una de las familias
vistas en el punto anterior. Esto se hizo como se puede
observar en la figura 5 en donde vemos una fuente DC y
una resistencia de prueba para la respectiva medico´ n de los
cálculos.
Figura 7. Curva de medico´ n de Tensiones de entrada y salida - TTL
Finalmente se procedió hallar los tiempos de retardo que
posee una compuerta NAND y una NOR tanto para las familias
TTL y CMOS, coń no también para una compuerta diceñ Ada en
la primera parte del laboratorio. Para poder lograr sacar dichos
valores, se procedió a mirar el datasen de cada compuerta y
comprobar cuál era su tiempo de respuesta, en todas las
Figura 5. Modelo Bás ico usado para la médica´ n de Tensiones compuertas era del orden de 10us a 20us, estos valores son
dependientes a la fabricacióńn del elemento por lo que cada
Para poder obtener las curvas previstas deseadas para cada fabricante tiene diferentes rangos. Para poder hallar esto, se
tipo de compuerta se usó la opcióń n de Barrido DC (DC Sep.) utilizó el simulador Multasen, se procedió a colocar una de las
para variar la fuente V1 que vemos en la figura 5 y de esta entradas de las compuertas fija y la otra se colocó una siñal
forma poder identificar los puntos en que cada compuerta cuadrada con una amplitud de 5Vpop con solo parte positiva,
cambia de valor y si estos datos concuerdan con los dados por es decir que la siñal oscilaba entre 0-5V a una frecuencia,
el fabricante en el datasen y si su error porcentual mantiene a continuacióńn se puede observar el esquema del circuito
unos errores de trabajo normal. Teniendo en esto en cuenta y diceñAdo para esta seccióńn.
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Informe I: Compuertas Ló gicas
combinaciones para las entradas y comprobar la tabla de
verdad para dicha compuerta.
Figura 8. Montaje para determinar el tiempo de retardo de las compuertas
Como se ve en la imagen 8, se utilizó un osciloscopio y con
él se puedo comparar dos siñales, la primera es corresponden- te
a la siña la cuadrada generada por el generador de siñales y Figura 11. Montaje prac tico NOR
la segunda es correspondiente a la salida de la compuerta. Con
ayuda de la escala del osciloscopio se procedió́ mirar que La comprobacióńn de la compuerta NAND se realizó́ de igual
tiempo transcurría entre el cambio de la siñal de entrada con el manera, considerando que solamente se tenía el valor de 0
cambio de la siñ al de salida y así determinar su tiempo de lójico en la salida cuando las dos entradas eran 1 lójico,
retraso. Efectivamente se pudo corroborar que el tiempo de tal como lo ilustra la imagen 12, obteniendo el valor de 1
retraso era del orden de los 10ns a 20ns en promedio para lójico cuando los dos pulsadores de la derecha están activados
todas las compuertas. Cabe aclarar que estos rangos varían dejando así la conexióńn directa con la fuente de 5V DC.
dependiendo de la temperatura en la cual opere el transistor.
Como se puede observar en las siguientes figuras se puede ver
aproximadamente el tiempo de retraso tanto de la familia TTL
y CMOS.
Figura 9. Tiempo de retardo para una compuerta NAND de la familia TTL.
Figura 12. Montaje prac tico NAN
En la compuerta OR se verificó su tabla de verdad para
la cual só lo se tiene un 0 lo´ jico de salida cuando ambas
entradas son 0 y se tiene también que con una entrada que
sea 1 su salida es 1. Este funcionamiento se obtuvo con los
dos montajes de la compuerta OR: el montaje con la conexióńn
de compuertas NAND, figura 13 y el montaje con la conexióńn
de compuertas NOR figura 14.
Figura 10. Tiempo de retardo de una compuerta NOR de la familia CMOS
III. D ESARROLLO E XPERIM ENTAL
III-A. Aplicacióńn de compuertas NAND Y NOR
En esta parte de la prác tica se comprueba el funcionamiento
de cada una de las compuertas lógicas básicas por medio de
un led conectado a la salida. Para la compuerta NOR se obtuvo
una 1 ló jico solamente cuando ambas entradas estaban
conectadas a tierra por medio de dos pulsadores como se logra
visual en la figura 11, además de realizar las cuatro Figura 13. Montaje prac tico OR con NAND
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Informe I: Compuertas Ló gicas
de Amplitud de 5V sin valores negativos para hacer un
” Barrido de Voltaje así al cruzar en el osciloscopio las dos
tensiones tanto la entrada como la salida, poder observar la
curva en el modo XY del osciloscopio. Debido a la misma
Razón expresada en los cálculos y nuevamente demostrado en
la prác tica, al ser de la misma familia los datos obtenidos fueron
prác ticamente los mismos con algunas diferencias debidas a la
cualidad de cada compuerta. Al conservar una relacióń n entre
estos valores, nos referimos por familias para asíabarcar tanto
Figura 14. Montaje prac tico OR con NOR NAND como NOR en el mismo análisis cuando son de la misma
familia.
La compuerta AND se realizó´ con la conexióńn de dos
compuertas NAND y con la conexióńn de dos compuertas NOR.
Se confirma la tabla de verdad de la compuerta AND con la
cual solo se tiene 1 lójico en la salida cuando las dos entradas
son 1. Se comparó́ la realizada con la compuerta NOR y con
la compuerta NAND y tienen el mismo principio lójico.
A continuacióńn se muestran las curvas obtenidas en cada
familia y su respectiva comparacióńn con los datos del fabril-
cante.
Figura 15. Montaje prac tico AND con NAND
Familia TTL: Cuando se graficó la curva tanto la
siñal de salida como de la entrada se observó´ en el
osciloscopio lo que se puede ver en la figura 17, donde
vemos como la siña la dentada de 5V del generador se
encuentra en el canal uno, mientras existe una sin˜ a la
cuadrada en la salida de valor de 5V y baja a 0. En esta
imagen podemos ver directamente varias de las tensiones
Figura 16. Montaje prac tico AND con NOR
que se tienen en cuenta y que se encuentran entre los para
‘metros especificados por el fabricante, entre ellos está
III-B. Mediciones de Tensiones VI y VO el valor máx imo de la salida, el cual como vemos en la
Posterior a tomar los datos de las compuertas hechas con especificacióńn de la imagen tiene 2V por cuadro, esto
NAND y NOR, se utilizó´ los circuitos de las compuertas quiere decir que dicha salida tiene un valor aproximado
universales para hacer una curva parecida a la vista en la Para cada uno de los montajes de las compuertas
etapa de cálculos del presente informe. Para esto en el caso NAND
de la compuerta NAND se dejó un 1 Lójico y la otra entrada y NOR de cada familia se usó una curva diente de
se puso a variar para encontrar los dos estados en la salida sierra
tanto Lo como High y comprobar cuáles son los valores de
las tensiones vistas en la entrada y en la salida. Mientras que
en la compuerta NAND se trabajó con un High fijo, en la
compuerta NOR en ambos casos trabajamos con un Lo fijo,
para poder ver ambos estados lójicos.
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Informe I: Compuertas Ló gicas
de 3V en la salida y baja a un valor muy próximo a 0 tanto
que no se nota la diferencia entre dicho valor y la referencia
cero del osciloscopio. Estos datos mostrados en la siñal de
salida son llamados VOH y VOL , estos son los límites de
salida, el primero es llamado así ya que es el valor mínimo
para que sea determinado como un 1 Lójico y el segundo es
el valor máx imo para que sea considerado 0 Lójico, segúńn los
datos del fabricante VOH > 2,7V al ser este alrededor de 3.0
cumple dicha valor correctamente, mientras que el cero si bien
no se puede notar se espera también este en los límites dados por
el fabricante.
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Informe I: Compuertas Ló gicas
hallaron las mismas curvas, encontrando las diferencias
que esperáb amos desde el inicio de las simulaciones en el
tema. Como podemos observar en la figura 19 podemos
ver desde ya una diferencia entre los datos obtenidos con
la familia anterior, esto se debe a que en las compuertas
de la Familia CMOS la salida tiene el mismo valor que
la fuente con la cual se alimenta la pastilla. Debido a
que la pastilla se alimentó́ con un valor de 5V podemos
observar una divisióńn de 5V por cuándo y el cual tiene
5V en la gráfica.
Figura 17. Sañal de entrada y salida de tensióńn Familia TTL
Al ver la salida del modelo en XY, podemos notar los
voltajes de entrada y la curva vista en las simulaciones
hechas durante el previo desarrollo de la prác tica. En la
figura 18 vemos la curva T. Entrada (eje X) y T. Salida
(Eje Y), aquípodemos ver claramente el valor de 3V a la
ya que desde el punto de abajo de la curva hasta su punta
hay tres voltios segúńn la divisióńn de 1V por cuadro. De Figura 19. Sañal de entrada y salida de tensióńn Familia CMOS
igual forma vemos que esta curva baja cuando el voltaje
de entrada es mayor a un valor muy cercano anterior
a 1V. Como podemos observar, no se puede lograr que Al pasar la figura 19 a modo XY, podemos observar
el osciloscopio muestre que pasa entre el valor máx imo y nuevamente el comportamiento visto en la anterior fa-
mínimo, cuando sobrepasa la tensióń n de 1V en la entrada, mili con ligeros cambios entre cada uno de las familias, en
esto se debe a que el transistor esta cambiado de estado este caso el valor en el cual cae a cero lójico es de
y por lo cual los valores de tensióńn no son muy fieles al alrededor de 1.8V esto es muy cercano al límite previsto
modelo ideal visto en la simulacióńn. por el fabricante el cual asegura que para que sea
El dato del fabricante para los valores de tensión´ n de considerado como cero debe tener menos de 1.5V, si
entrada es de un valor máx imo de 0.8 para que sea bien se encuentra un error en aquel dato dado por el
reconocido como cero, por lo cual la curva demuestra los fabricante, es correcto resaltar que al pasar entrar en la
datos del fabricante y como nuestros datos están dentro zona donde no se es ni cero ni uno al graficar en el
de los rangos esperados por el fabricante. osciloscopio intenta adaptar a alguno de los dos estados
por lo cual encontramos un punto medio en la zona vacía
donde no se encuentra grafica alguna y se puede ver ese
hueco. Todo esto se puede observar en la figura 20, donde
se ven prác ticamente las cuatro tensiones pró simas a los
valores dados por el fabricante.
Figura 18. Modo XY Familia TTL
Familia CMOS: Al igual que en el caso anterior se Figura 20. Modo XY Familia CMOS
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Informe I: Compuertas Ló gicas
III-C. Retardo de las compuertas universales En la imagen 21 y 22 e observa dos siñales muy distorsivo-
nadas y es que a la escala en las que se encuentra se comienza
En esta seccióńn se decidió́ a probar el tiempo de retardo
a percibir el ruido que tienen la siñal y es de esperarse ya que
tanto de la familia CMOS como TTL, se pudo obtener que el
no se comporta de manera ideal. Aunque pues se note mucho
tiempo de respuesta no toma en cuenta el tipo compuerta ya
ruido en las siñales se puede llegar a observar el tiempo en el
sea AND, NOR, NAND, etc. Lo que si toma en cuenta es la
cual la siñal hace la transicióńn de entrada a salida, este tiempo
complejidad del circuito ya que entre más complicado sea el
ronda entre los 10ns y 15ns que es lo que se espera por los
circuito o se pase dicha siñal por más ñúmeros de compuertas el
datos del datasen.
tiempo de retraso va a ser un poco mayor, sin embargo, como
estamos hablando de nanosegundos, para efectos de la practica En general se obtuvieron este tipo de respuestas, en oca-
puede despreciarse, sin embargo, a nivel industrial es algo a sienes no se podía apreciar el tiempo de retardo, debido a
tener en cuenta. que la sin˜ al ya poseía mucho ruido y no se alcanzaba a
Otra cosa a tener en cuenta la temperatura de operacióńn, ya diferenciar muy bien, sin embargo, se logró́ ver las compuertas
que el tiempo de retraso tiene en cuenta los voltajes térmicos, tienen un gran rango para operar de la mejor forma. Así como
por lo que trabajar a una temperatura muy alta puede causar cada transistor tiene su ancho de banda en el cual trabaja, las
que estos tiempos cambien notoriamente, sin embargo, para compuertas trabajan de la misma manera y tienen un ancho muy
este laboratorio no se presentaron cambios por amplio ya que el límite superior lo determina el tiempo
este factor. Se procedió́ a hacer el montaje de la figura 8, de respuesta y pues al ser tan pequeño puede operar en el
teniendo en el generador una frecuencia de 1kH y con ayuda rango de los Megas, que es algo muy favorable.
de un osciloscopio se pudo observar el tiempo de retraso
aproximadamente, como se observa a continuacióńn.
IV. R ESPUESTA A PREGUNTAS
¿Có no se construyen c o m p u e r t a s lógicas AND, OR,
NOT y XOR a partir de las compuertas NAND y
NOR?
Dichas compuertas ya se han visto en una de las seco-
cienes de este documento. Sin embargo, la compuerta
XOR no ha sido creada a partir de NAND o NOR, las
compuertas universales. A continuacióńn se muestran dos
imág enes donde se pueden observar ambas construcción-
mes a partir de solo NAND o solo NOR, de igual manera
Figura 21. Tiempo de Retraso para una compuerta NAND de la familia TTL se puede con la combinacióńn de ambas puertas, pero el
diceño no se hace necesario al contar con estos dos tipos
más simplificados.
Figura 22. Tiempo de Retraso para una compuerta NOR de la familia CMOS Figura 23. Compuerta XOR con solo NAND
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Informe I: Compuertas Ló gicas
de las entradas respectando siempre las operaciones lógicas
que se realicen en cada caso.
Existen algunas diferencias pequeñas entre los valores de
tensióńn de entrada y salida de ambas familias, sin embargo,
estos valores implícitamente indican el comportamiento de
cada una de ellas, recordando que la familia TTL llega a etapas
de corte para poder llegar a los valores de cero lójico mientras
que los MOSFET se mantienen en zona de saturacióńn solo que
a corrientes muy pequeñas. De igual forma existen ventajas
con respecto al diceño en utilizar las compuertas MOSFET ya
Figura 24. Compuerta XOR con solo NOR que estas tienen la característica de que arrojan el valor con la
cual son alimentadas, esto segúńn el diceño necesitado puede
¿Concuerdan los valores d e tensión´ n y corriente de ser una clara ventaja pues da un mejor control del valor de salida
entrada y salida m e d i d o s p a r a las compuertas c on al usuario segúńn la necesidad.
los especificados por el fabricante? Los tiempos de retardo de una sin˜ al de una compuerta
depende de específicamente la fabricacióńn del mismo y de
Si, según´ n los para ‘metros dados por el fabricante la temperatura en la que opere y la complejidad del circuito.
las tensiones y corrientes concuerdan con lo esperado En general se obtuvo un tiempo de respuesta similar para las
en cada uno de las compuertas estudiadas, estos valores dos familias, tanto CMOS como TTL, por lo que se deben mirar
se comprobaron por simulación´ n y serán otros aspectos para escoger entre uno y otro.
demostrados igualmente en prác tica.
A la hora d e medir t i e m p o s de retardo, ¿Qué s i n ˜ al R EFERENCIAS
es mí s apropiada para v i s u a l i z a r d i c h o s tiempos [1] Thomas L. Floyd, 9na Edicióńn; Fundamentos de Sistemas Digitales.
en el osciloscopio?
La siñal más apropiada es la siña la cuadrada, ya que como
característica fundamental es que puede pasar de picos de
tensióńn muy ráp idos, lo que hace apropiado para ver el
funcionamiento de la compuerta a diferentes frecuencias.
Es por esta misma Razón que para el laboratorio se utilizó
este tipo de siñal para medir los tiempos de respuesta.
¿Qué diferencias encuentra entre las compuertas
de la familia lo ´ rica TTL y la CMOS? Explique e n qué
radican estas diferencias.
Primero que el TTL están hechos con BJT y por esto
consumen un poco de mayor potencia que la familia
CMOS. Además , que la familia TTL tiene características
asimétricas de entrada y salida. Otra diferencia es que la
familia TTL trabaja en un rango de 5 a 5.3 voltios como
voltaje máx imo de funcionamiento y un voltaje de 2.3 para
comenzar a operar. En cambio, la familia CMOS tiene que
operar con una tensióń n mucho mayor, pero a su vez
tiene una tensióńn máx ima mucho más alta y de
15 hasta 18 voltios. Otro dato importante es que no se
recomienda trabajar con las dos familias combinadas en
un circuito, ya que la familia TTL no logra reconocer
una salida pura de la familia CMOS.
V. C ONCLUSIONES
De las compuertas bás icas se llegan a obtener distintos tipos
de funciones lógicas, las combinaciones de las compuertas
bás icas AND y O R s o n l a s q u e s e u t i l i z a n ho y e n d í a en
la implementación´ n de electro´ nica digital. Con cualquier
compuerta bás ica (AND, OR, NAND o NOR) se puede llevar a
obtener otra compuerta lórica cambiando en efecto la relacióńn
