UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Universidad del Per, DECANA DE AMRICA

FACULTAD DE INGENIERA ELECTRNICA Y ELCTRICA

LABORATORIO N6

Curso: Circuitos Digitales I

Docente: DR. RUBEN ALARCON M.

Alumno: Jorge Armando Zambrano Rodrguez

Cdigo: 15190139

Turno: Mircoles 4-6 pm

Ciclo acadmico: 2017-I

 A) Elegir 04 como mnimo. De los ejemplos implementados
en el programa DSCH que se muestran a continuacin:
- Hacer el anlisis, ecuacin de estado y explicar su
funcionamiento.

1)

EL LATCH S-R (SET-RESET):

Un latch S-R con entrada active a nivel BAJO est formado por dos puertas NAND
conectadas tal como se muestra en el siguiente diagrama. La salida de cada puerta se
conecta a la entrada de la puerta opuesta. Esto origina la realimentacin regenerativa
caracterstica de todos los latches y flip-flops.

Al tener dos entradas para el ingreso de datos (S y R), tenemos 4 posibles

combinaciones (recordando que 2n representa las combinaciones posibles con datos
binarios, donde 'n' representa el nmero de bits a trabajar). Cada combinacin define
el estado presente en Q, de esta manera tenemos la siguiente tabla de verdad:

SET RESET Q(t+1)

0 0 No deseado
0 1 1
1 0 0
1 1 Q(t)

El funcionamiento de este LATCH es el siguiente:

SET=RESET=1. El latch se encuentra en su estado de reposo, y la salida Q y Q' se

mantendrn en el estado que tenan antes de que se produjera esta condicin de entrada.
 SET=1, RESET=0. Esta condicin siempre borrara el valor presente en Q. Es decir,
restablece el latch (Reset, por su palabra en ingls)

SET=0, RESET=1. Esta condicin siempre establecer el valor de salida Q en 1. Es decir,

inicializa el latch (Set, por su palabra en ingls)

SET=RESET=0. Esta condicin trata de restablecer e incializar el latch al mismo tiempo,

provocando resultados inesperados. Esto debido al tiempo de propagacin de las
compuertas lgicas, o en su caso capacitancia parasita del circuito.
2)

EL LATCH D:

Se diferencia del latch S-R en que solo tiene una entrada, adems del clock. Esta
entrada recibe el nombre de entrada de datos (D).
Simulando en el DSCH2:

Tambin conocido como latch transparente, debido a que el nivel presente en D se

almacenar en el latch en el momento en que la entrada RELOJ (CLOCK por su palabra
en ingls), sea activada, generalmente mediante un estado alto, es decir 1.
Al tener dos entradas para el ingreso de datos (EN y D), tenemos 4 posibles
combinaciones (recordando que 2n representa las combinaciones posibles con datos
binarios, donde 'n' representa el nmero de bits a trabajar). Cada combinacin define
el estado presente en Q, de esta manera tenemos la siguiente tabla de verdad:

D CLOCK Q(t+1)
0 0 Q(t)
0 1 0
1 0 Q(t)
1 1 1

En la primera fila de tabla se puede observar la condicin CLOCK=0' y 'D=X, aqu

la X indica una condicin no importa, en este caso cuando la entrada CLOCK=0, el
estado presente el latch ser el mismo que su estado anterior sin importar el dato
presente en la entada D.
 Al analizar la tabla de verdad se puede observar que cuando la entrada CLOCK=1, el
valor presente en la entrada D(1 0), ser el valor que se mantendr almacenado en el
latch.

3)

Flip-Flop de Disparo D.

En la prctica, una versin ms simple de flip-flop con las misma funciones de un flip
flop JK es el flip flop D. Ya que es uno de los flip-flops usados en muchos circuitos
integrados. El dsch2 contiene un smbolo simulable que permite conexionar perifricos
como Data, Reset y Clock.

Veamos la conexin requerida en el dsch2:

La tabla de verdad es la siguiente:

RESET CLOCK Q(t+1)

0 0 0
0 1 Q(t)
1 0 0
1 1 0