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R1, R2 = 1 kΩ
R3, R4 = 10 kΩ
1Biestable RS
o 1.1Biestable RS (Set Reset) asíncrono
o 1.2Biestable RS (Set Reset) síncrono
2Biestable D (Data o Delay)
3Biestable T (Toggle)
4Biestable JK
o 4.1Biestable JK activo por flanco
o 4.2Biestable JK Maestro-Esclavo
5Ejemplo con componentes discretos
6Aplicación
7Secuenciación y metaestabilidad
8Véase también
9Referencias
Biestable RS[editar]
Descripción
R S Q (NOR) Q (NAND)
0 0 q N. D.
0 1 1 0
1 0 0 1
1 1 N. D. q
C R S Q (NOR)
0 X X q
1 0 0 q
1 0 1 1
1 1 0 0
1 1 1 N. D.
X=no importa
El flip-flop D resulta muy útil cuando se necesita almacenar un único bit de datos
(1 o 0). Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico.
El funcionamiento de un dispositivo activado por el flanco negativo es, por
supuesto, idéntico, excepto que el disparo tiene lugar en el flanco de bajada del
pulso del reloj. Recuerde que Q sigue a D en cada flanco del pulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y
bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C. En función del modo de activación de dicha entrada de
sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), también denominado registro o cerrojo
(latch en inglés).
Activo por flanco (de subida o de bajada).
La ecuación característica del biestable D que describe su comportamiento es:
y su tabla de verdad:
D Q Qsiguiente
0 X 0
1 X 1
X=no importa
Esta báscula puede verse como una primitiva línea de retardo o una retención
de orden cero (zero order hold en inglés), ya que los datos que se introducen,
se obtienen en la salida un ciclo de reloj después. Esta característica es
aprovechada para sintetizar funciones de procesamiento digital de
señales (DSP en inglés) mediante la Transformada Z.
Ejemplo: 74LS74
Biestable T (Toggle)[editar]
0 0 0
0 1 1
1 0 1
1 1 0
Biestable JK[editar]
Es versátil y es uno de los tipos de flip-flop más usados. Su funcionamiento
es idéntico al del flip-flop S-R en las condiciones SET, RESET y de
permanencia de estado. La diferencia está en que el flip-flop J-K no tiene
condiciones no válidas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos
estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el
nombre, permiten al ser activadas:
0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
X=no importa
0 0 q
0 1 0
1 0 1
1 1
Biestable JK activo por flanco[editar]
0 X 0 0
1 X 0 1
X 1 1 0
X 0 1 1
X=no importa
Aplicación[editar]
Un biestable puede usarse para almacenar un bit. La información
contenida en muchos biestables puede representar el estado de
un secuenciador, el valor de un contador, un carácter ASCII en la
memoria de un ordenador, o cualquier otra clase de información.
Un uso corriente es el diseño de máquinas de estado
finitas electrónicas. Los biestables almacenan el estado previo de la
máquina que se usa para calcular el siguiente.
El T es útil para contar. Una señal repetitiva en la entrada de reloj hace
que el biestable cambie de estado por cada transición alto-bajo si su
entrada T está a nivel 1. La salida de un biestable puede conectarse a
la entrada de reloj de la siguiente y así sucesivamente. La salida final
del conjunto considerado como una cadena de salidas de todos los
biestables es el conteo en código binario del número de ciclos en la
primera entrada de reloj hasta un máximo de 2n-1, donde n es el número
de biestables usados.
Uno de los problemas con esta configuración de contador (ripple
counter en inglés) es que la salida es momentáneamente inválida
mientras los cambios se propagan por la cadena justo después de un
flanco de reloj. Hay dos soluciones a este problema. La primera, es
muestrear la salida sólo cuando se sabe que es válida. La segunda,
más compleja y ampliamente usada, es utilizar un tipo diferente
de contador síncrono, que tiene una lógica más compleja para asegurar
que todas las salidas cambian en el mismo momento predeterminado,
aunque el precio a pagar es la reducción de la frecuencia máxima a la
que puede funcionar.
Una cadena de biestables T como la descrita anteriormente también
sirve para la división de la frecuencia de entrada entre 2 n, donde n es el
número de biestables entre la entrada y la última salida.
Secuenciación y metaestabilidad[editar]
Los biestables síncronos son propensos a sufrir un problema
denominado metaestabilidad, que ocurre cuando una entrada de datos
o de control está cambiando en el momento en el que llega un flanco de
reloj. El resultado es que la salida puede comportarse de forma
imprevista, tardando muchas veces más de lo normal en estabilizarse al
estado correcto, o incluso podría oscilar repetidas veces hasta terminar
en su estado estable. En un ordenador esto puede suponer la
corrupción de datos o causar un fallo de programa.
En muchos casos, la metaestabilidad en los biestables se puede evitar
asegurándose de que los datos y las entradas de control se mantienen
constantes durante un periodo de tiempo especificado antes y después
del flanco de reloj, denominados setup time (tsu) y hold time (th)
respectivamente. Esos tiempos están establecidos en la hoja de datos
del dispositivo en cuestión, y son típicamente entre unos
pocos nanosegundos y unos pocos cientos de picosegundos para
dispositivos modernos.
Desafortunadamente, no siempre es posible cumplir estos requisitos,
porque los biestables pueden estar conectados a entradas en tiempo
real que son asíncronas, y pueden cambiar en cualquier momento fuera
del control del diseñador. En este caso, lo único que puede hacerse es
reducir la probabilidad de error a un determinado nivel, dependiendo de
la fiabilidad que se desee del circuito. Una técnica para reducir la
incidencia es conectar dos o más biestables en cadena, de forma que la
salida de una se conecta a la entrada de la siguiente, y con todos los
dispositivos compartiendo la misma señal de reloj. De esta forma la
probabilidad de un suceso metaestable puede reducirse
considerablemente, pero nunca podrá eliminarse por completo.
Existen biestables robustos frente a la metaestabilidad, que funcionan
reduciendo los tiempos de setup y hold en todo lo posible, pero incluso
estos no pueden eliminar por completo el problema. Esto es debido a
que la metaestabilidad es mucho más que un problema de diseño.
Cuando el flanco de reloj y la entrada de datos están suficientemente
juntos, el biestable tiene que elegir el evento que ocurrió antes. Y por
más rápido que se haga el dispositivo, siempre existe la posibilidad de
que sucedan lo suficientemente juntos como para que no se pueda
detectar cual es el que ocurrió primero. Así pues, es lógicamente
imposible el construir un biestable a prueba de metaestabilidad.
Otro parámetro temporal importante de un biestable es el retardo reloj-
a-salida (clock-to-output tCO) o retardo de propagación (propagation
delay tP), que es el tiempo que el biestable tarda en cambiar su salida
tras un flanco de reloj. El tiempo para una transición alto-a-bajo (t PHL) es
a veces diferente del de las transiciones de bajo-a-alto (t PLH).
Cuando se conectan biestables en cadena, es importante asegurar que
el tCO del primero es mayor que el hold time (tH) del siguiente, ya que en
caso contrario, el segundo biestable no recibirá los datos de forma
fiable. La relación entre tCO y tH está garantizada normalmente si ambos
biestables son del mismo tipo