Biestable

R1, R2 = 1 k
R3, R4 = 10 k

Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos
estados posibles durante un tiempo indefinido en ausencia de perturbaciones.
1
Esta
caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin.
El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas
entradas los biestables se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS.
Sncronos: adems de las entradas de control posee una entrada de sincronismo o de
reloj. Si las entradas de control dependen de la de sincronismo se denominan
sncronas y en caso contrario asncronas. Por lo general, las entradas de control
asncronas prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida
o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D,
y dentro de los activos por flancos los tipos JK, T y D.
Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las
deficiencias de los latches (biestables asncronos o sincronizados por nivel).
ndice
1 Biestable RS
o 1.1 Biestable RS (Set Reset) asncrono
o 1.2 Biestable RS (Set Reset) sncrono
2 Biestable D (Data o Delay)
3 Biestable T (Toggle)
4 Biestable JK
o 4.1 Biestable JK activo por flanco
o 4.2 Biestable JK Maestro-Esclavo
5 Ejemplo con componentes discretos
6 Aplicacin
7 Secuenciacin y metaestabilidad
8 Referencias
9 Vase tambin
Biestable RS
Descripcin


Cronograma del biestable RS.
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas
principales permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
S: el mundo (stopen ingls)
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas
entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con
el mismo valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est
construido con puertas NAND. El problema de que ambas salidas queden al mismo estado
est en que al desactivar ambas entradas no se podr determinar el estado en el que
quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas se
contempla como caso no deseado (N. D.).
Biestable RS (Set Reset) asncrono
Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o
NOR, segn se muestra en la siguiente figura:

Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos
(b) y (d).
Tabla de verdad biestable RS
R S Q (NOR) Q' (NAND)
0 0 q N. D.
0 1 1 0
1 0 0 1
1 1 N. D. q
N. D.= Estado no deseado q= Estado de memoria
Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b).
Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de
permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un
ejemplo de un biestable sncrono a partir de una asncrona, junto con su esquema
normalizado:
Su tabla de verdad es la siguiente:
Tabla de verdad biestable RS
C R S Q (NOR)
0 X X q
1 0 0 q
1 0 1 1
1 1 0 0
1 1 1 N. D.
X=no importa
Biestable D (Data o Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de
subida.
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0).
Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El
funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idntico,
excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde
que Q sigue a D en cada flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya
salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En
funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en
ingls).
Activo por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad:
D Q Q
siguiente

0 X 0
1 X 1
X=no importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero
(zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un
ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de
procesamiento digital de seales (DSP en ingls) mediante la transformada Z.
Ejemplo: 74LS74
Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida.
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia
de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara
mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene
el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin
que se corresponde a la entrada T. No estn disponibles comercialmente.
La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:
T Q Q
siguiente

0 0 0
0 1 1
1 0 1
1 1 0
Biestable JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al
del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La
diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-
R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo),
cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:
J K Q Q
siguiente

0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la
salida en el prximo flanco de reloj y q el estado actual):
J K Q
0 0 q
0 1 0
1 0 1
1 1

El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958,
por lo cual se le concedi el Premio Nobel en fsica de 2000.

Biestable JK activo por flanco

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de
bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es
la de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de
bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered.
De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada
flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de
funcionamiento se le denomina modo de basculacin (toggle en ingls).




Ejemplo: 74LS73

Biestable JK Maestro-Esclavo

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo
por nivel bajo
Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en
ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el
tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los
valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.




Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla
de excitacin:
q Q J K

0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Siendo q el estado presente y Q el estado siguiente.
La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla
caracterstica del flip flop.
Ejemplo con componentes discretos

Figura 1.- Circuito multivibrador biestable
Aunque, en general, los biestables utilizados en la prctica estn implementados en forma
de circuitos integrados, en la Figura 1 se representa el esquema de un sencillo circuito
multivibrador biestable, realizado con componentes discretos, cuyo funcionamiento es el
siguiente:
Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya
que sus bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4
y R-5 y TR-2 a travs del formado por R-1, R-2 y R-6, pero como los transistores no sern
exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del
material semiconductor, uno conducir antes o ms rpido que el otro.
Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir,
debido a la mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2
a travs del divisor formado por R-2, R-6, disminuir haciendo que este conduzca menos.
Esta disminucin de conduccin de TR-2 hace que suba su tensin de colector y por tanto
la de base de TR-1, este proceso llevar finalmente al bloqueo de TR-2 (salida Y a nivel
alto).
Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los
condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no
tendr ms efecto que aumentar su tensin positiva, por lo que este seguir conduciendo.
En la base de TR-2 el impulso har que este transistor conduzca, realizndose un proceso
similar al descrito al principio, cuando el que conduca primero era TR-1, que terminar
bloqueando a este y dejando en conduccin a TR-2 (salida Y a nivel bajo).
La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia
de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del
siguiente impulso, momento en que volver a cambiar.
La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del
circuito y aumenta la velocidad de conmutacin.
Aplicacin
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos
biestables puede representar el estado de un secuenciador, el valor de un contador, un
carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin.
Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables
almacenan el estado previo de la mquina que se usa para calcular el siguiente.
El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable
cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un
biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La
salida final del conjunto considerado como una cadena de salidas de todos los biestables es
el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un
mximo de 2
n-1
, donde n es el nmero de biestables usados.
Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que
la salida es momentneamente invlida mientras los cambios se propagan por la cadena
justo despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es
muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y
ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica
ms compleja para asegurar que todas las salidas cambian en el mismo momento
predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que
puede funcionar.
Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de
la frecuencia de entrada entre 2
n
, donde n es el nmero de biestables entre la entrada y la
ltima salida.
Secuenciacin y metaestabilidad
Los biestables sncronos son propensos a sufrir un problema denominado metaestabilidad,
que ocurre cuando una entrada de datos o de control est cambiando en el momento en el
que llega un flanco de reloj. El resultado es que la salida puede comportarse de forma
imprevista, tardando muchas veces ms de lo normal en estabilizarse al estado correcto, o
incluso podra oscilar repetidas veces hasta terminar en su estado estable. En un ordenador
esto puede suponer la corrupcin de datos o causar un fallo de programa.
En muchos casos, la metaestabilidad en los biestables se puede evitar asegurndose de que
los datos y las entradas de control se mantienen constantes durante un periodo de tiempo
especificado antes y despus del flanco de reloj, denominados setup time (t
su
) y hold time
(t
h
) respectivamente. Esos tiempos estn establecidos en la hoja de datos del dispositivo en
cuestin, y son tpicamente entre unos pocos nanosegundos y unos pocos cientos de
picosegundos para dispositivos modernos.
Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los biestables
pueden estar conectados a entradas en tiempo real que son asncronas, y pueden cambiar en
cualquier momento fuera del control del diseador. En este caso, lo nico que puede
hacerse es reducir la probabilidad de error a un determinado nivel, dependiendo de la
fiabilidad que se desee del circuito. Una tcnica para reducir la incidencia es conectar dos o
ms biestables en cadena, de forma que la salida de una se conecta a la entrada de la
siguiente, y con todos los dispositivos compartiendo la misma seal de reloj. De esta forma
la probabilidad de un suceso metaestable puede reducirse considerablemente, pero nunca
podr eliminarse por completo.
Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo los
tiempos de setup y hold en todo lo posible, pero incluso estos no pueden eliminar por
completo el problema. Esto es debido a que la metaestabilidad es mucho ms que un
problema de diseo. Cuando el flanco de reloj y la entrada de datos estn suficientemente
juntos, el biestable tiene que elegir el evento que ocurri antes. Y por ms rpido que se
haga el dispositivo, siempre existe la posibilidad de que sucedan lo suficientemente juntos
como para que no se pueda detectar cual es el que ocurri primero. As pues, es
lgicamente imposible el construir un biestable a prueba de metaestabilidad.
Otro parmetro temporal importante de un biestable es el retardo reloj-a-salida (clock-to-
output t
CO
) o retardo de propagacin (propagation delay t
P
), que es el tiempo que el
biestable tarda en cambiar su salida tras un flanco de reloj. El tiempo para una transicin
alto-a-bajo (t
PHL
) es a veces diferente del de las transiciones de bajo-a-alto (t
PLH
).
Cuando se conectan biestables en cadena, es importante asegurar que el t
CO
del primero es
Flip-Flop J-K
El "flip-flop" J-K, es el ms verstil de los flip-flops
bsicos. Tiene el carcter de seguimiento de entrada
del flip-flop D sincronizado, pero tiene dos
entradas, denominadas tradicionalmente J y K. Si J
y K son diferentes, la salida Q toma el valor de J
durante la subida del siguiente pulso de
sincronismo.
Examinar Estructura Aplicaciones


Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos
high (alto), entonces en la siguiente subida de clock la salida cambiar de estado. Puede
realizar las funciones del flip-flop set/reset y tiene la ventaja de que no hay estados
ambiguos. Puede actuar tambien como un flip-flop T para conseguir la accin de
permutacin en la salida, si se conectan entre s las entradas J y K. Esta aplicacin de
permutar el estado, encuentra un uso extensivo en los contadores binarios.
El flip-flop J-K. Contadores




En este captulo estudiaremos uno de los elementos ms importantes, si no el ms
importante, en el arsenal de los bloques fundamentales de los circuitos lgicos conocidos
como secuenciales. Este elemento es el flip-flop J-K y se representa de la manera
siguiente:


Como puede verse en el smbolo del flip-flop J-K, este posee dos salidas complementarias
Q y Q al igual que el flip-flop R-S.

Las caractersticas del flip-flop J-K son las siguientes:

(1) Cuando J=1 y K=1, al ir la entrada de la terminal de reloj C (clock) de 1 a 0 nada ocurre
y el flip-flop J-K retiene el estado que posea anteriormente.

(2) Cuando J=1 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado Q=1
independientemente del estado en el que se encontraba anteriormente.

(3) Cuando J=0 y K=1, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado Q=0
independientemente del estado en el que se encontraba anteriormente.

(4) Cuando J=0 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar un estado opuesto
a aqul en el cual se encontraba anteriormente. Esto quiere decir que si antes de la
transicin en la terminal C de 1 a 0 el flip-flop J-K se encontraba en el estado Q=1,
entonces tomar el estado Q=0 despus de la transicin. Asimismo, si se encontraba en el
estado Q=0 antes de la transicin, entonces tomar el estado Q=1 despus de la transicin.

Obsrvese que la transicin de 0 a 1 en la terminal C no produce efecto alguno en la salida
Q. Unicamente la transicin de 1 a 0 es la que puede producir efecto alguno. Puesto que es
una cada de 1 a 0 o una transicin negativa la que produce esta accin, este flip-flop J-K
es reconocido como uno accionado por una seal de reloj negativa en la terminal de reloj
(clock).

Existen tambin en el mercado flip-flops J-K en los cuales la transicin que produce la
accin en la terminal de salida Q es una transicin positiva de 0 a 1 y no la transicin
negativa de 1 a 0 (precaucin: aqu no hay voltajes negativos involucrados). Estos flip-
flops J-K son conocidos en el mercado como flip-flops accionados por una seal de reloj
positiva.

Obsrvese cuidadosamente que es nicamente una transicin en la terminal C la que puede
producir accin alguna a la salida del flip-flop J-K. Si la entrada en la terminal C
permanece constante, cualesquier variacin en las terminales J yK no podr producir efecto
alguno en la salida Q del flip-flop J-K.

En forma similar al flip-flop R-S, el flip-flop J-K tambin posee dos salidas
complementarias, Q y Q, con la diferencia de que el flip-flop J-K no posee estados no-
definidos.

Repasemos con la ayuda de grficos animados usando foquitos encendidos y apagados
algunas de las caractersticas del flip-flop J-K dadas arriba, empezando por la primera que
nos dice que cuando J=1 y K=1 entonces al ir la entrada de la terminal de reloj C (clock) de
1 a 0 nada ocurre y el flip-flop J-K retiene el estado que posea anteriormente (en este
ejemplo, el flip-flop J-K se encuentra en el estado Q=1; y si se encontrara en el estado Q=0
tambin permanecera en dicho estado sin importar el nmero de pulsos recibidos en la
entrada C):


Veamos ahora lo que ocurre de acuerdo a la segunda caracterstica que nos dice que cuando
J=1 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado Q=1
independientemente del estado en el que se encontraba anteriormente (en este caso se
supondr que el flip-flop J-K est inicialmente en el estado Q=0):


Repasemos ahora lo que ocurre de acuerdo a la tercera caracterstica que nos dice que
cuando J=0 y K=1, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado Q=0
independientemente del estado en el que se encontraba anteriormente (en este caso se
supondr que el flip-flop J-K est inicialmente en el estado Q=1, y para mayor simplicidad
visual se indicar nicamente el final de la secuencia de estados, entendindose tras esto
que la misma secuencia se volver a repetir):


An ms interesante es la cuarta caracterstica que nos dice que cuando J=0 y K=0
entonces al ir la entrada C de 1 a 0 el flip-flop J-K tomar un estado opuesto a aqul en el
cual se encontraba anteriormente:


El flip-flop J-K, al igual que todos los bloques fundamentales dentro de los circuitos
lgicos, se construye utilizando funciones lgicas bsicas.

Consideramos a continuacin una configuracin hecha exclusivamente a base de flip-flops
J-K:


Para analizar cualesquier circuito lgico que contenga flip-flops J-K, la regla es
extremadamente sencilla: Suponemos que todos los flip-flops J-K de la configuracin estn
en el estado Q=0. Aplicamos varias transiciones negativas en la terminal de entrada (o
terminal "reloj") C y hacemos una lista de los estados que adquieren los flip-flops J-K de
la configuracin despus de haber ocurrido cada transicin. Continuamos el
procedimiento hasta que todos los flip-flops J-K de la configuracin original hayan
regresado al estado original Q=0.

Teniendo lo anterior en cuenta, empezamos suponiendo que la salida del primer flip-flop J-
K es Q
1
=0 y que la salida del segundo flip-flop J-K es tambin Q
2
=0. En otras palabras, el
estado original de la configuracin es Q
1
Q
2
=00.

Vemos entonces en el diagrama de la configuracin cules son las entradas a cada flip-flop
J-K:


Al llevarse a cabo la primera transicin negativa en la terminal de entrada, el primer flip-
flop J-K tomar el estado Q
1
=1, ya que antes de la transicin estaba condicionado por las
entradas J=1 y K=0. Simultneamente, el segundo flip-flop J-K tomar el estado opuesto al
que tena anteriormente, esto es, tomar el estado Q
2
=1, ya que antes de la transicin estaba
condicionado por las entradas J=0 y K=0.

Por lo tanto, despus de la primera transicin la configuracin habr tomado el estado
Q
1
Q
2
=11. La situacin de la configuracin es ahora la siguiente:


Al llevarse a cabo la segunda transicin en la terminal de entrada, el primer flip-flop J-K
tomar el estado Q
1
=0, ya que antes de la segunda transicin estaba condicionado por las
entradas J=0 y K=1. Simultneamente, el segundo flip-flip J-K tomar el estado Q
2
=0, ya
que antes de la segunda transicin estaba condicionado por las entradas J=0 y K=1.

Por lo tanto, despus de la segunda transicin la configuracin toma el estado Q
1
Q
2
=00. El
circuito ha regresado a su estado original.

Podemos resumir la secuencia de estados en una tabla que a primera vista podra
asemejar una Tabla de Verdad, pero que sin embargo no es tal, ya que es
conceptualmente diferente. Se trata de una tabla conocida como tabla de estados y tambin
como tabla de secuencias, la cual no nos dice cul es la salida del circuito para una cierta
combinacin de entradas, sino que nos muestra cul es la secuencia de un estado del
circuito al siguiente estado, en forma ordenada, de arriba hacia abajo:


Con el fin de evitar confusiones, se han dibujado las tablas de secuencias que sern
mostradas en este libro de un modo algo diferente a como se han dibujado las Tablas de
Verdad. En una tabla de secuencias, cada bit de informacin, ya sea un 0 un 1, est
encerrado en su propia cajita, la cual podemos visualizar como representando un flip-flop
J-K o cualquier otro tipo de flip-flop. De este modo, cada rengln en una tabla de
secuencias representa en un momento dado el estado de todos los flip-flops de los que est
hecho el circuito, representa lo que llamamos comnmente el estado de la mquina,
simbolizado simplemente como Q. Cualquier circuito lgico con elementos de memoria en
un momento dado est completamente determinado por el estado en el que estn cada uno
de sus elementos de memoria, lo cual incluye sus flip-flops R-S, sus flip-flops J-K, los
valores que hay en cada una de las celdas de su memoria RAM, en fin, todos los registros
y elementos de memoria de los que est hecha la mquina. Y como el nmero de estos
elementos es siempre una cantidad finita, estas mquinas son conocidas comnmente como
mquinas de estado finito (finite state machines).

A diferencia de la Tabla de Verdad en la cual el orden en el que estn puestos los renglones
es un asunto sin trascendencia, en la tabla de secuencias el orden de los renglones tiene que
ser mantenido intacto para poder leer de la misma cul ser el siguiente estado Q
n+1
al cual
avanzar un contador en una transicin de estados cuando se encuentra dentro de cierto
estado Q
n
. El avance del tiempo en una tabla de secuencias siempre debe ser ledo de arriba
hacia abajo, y el paso de un rengln al siguiente debe ser ledo como la transicin de un
estado a otro tras cada pulso en la seal de entrada para la terminal de reloj. Si
continuamos aplicando transiciones negativas a la terminal de entrada reloj C, la secuencia
arriba mostrada se repetir indefinidamente.

Circuitos hechos a base de flip-flops J-K como el que acabamos de estudiar son conocidos
comunmente como contadores.

Puesto que el contador estudiado requiere dos transiciones para regresar a la condicin
inicial, decimos que es un contador mdulo-2. En general, si un contador requiere n
transiciones para regresar a la condicin inicial, decimos que es un contador mdulo-n. El
trmino tcnico se ha tomado prestado directamente del campo de las matemticas, en
donde tenemos aritmticas finitas mdulo-n en las cuales al ir contando hacia arriba la
suma no se va acumulando indefinidamente sino que, al llegar al nmero n, el conteo
comienza nuevamente otra vez de cero. (Es una lstima que aquellos estudiantes que tienen
problemas para entender las aritmticas modulares no tengan acceso a simuladores lgicos
en los cuales con circuitos como los flip-flops J-K se pueden apreciar aritmticas modulares
en accin. En otras palabras, el asunto de las aritmticas modulares no es un asunto
meramente terico que inventaron unos matemticos ociosos que no tenan mejor cosa que
hacer. Es algo que tiene aplicacin directa en la prctica, y aqu lo estamos viendo en
accin.)

Obsrvese cmo en el contador estudiado todos los flip-flops J-K son activados
simultneamente. Todo contador en el cual sus flip-flops J-K son accionados a un mismo
tiempo con una seal de reloj comn a sus terminales de entrada de reloj C es conocido
como un contador sncrono.

Existen tambin contadores en los cuales cada flip-flop J-K a travs de su terminal de salida
Q acciona la terminal C del flip-flop J-K que le sigue. Este tipo de contadores recibe el
nombre de contador asncrono. Esta definicin se extiende hacia cualquier otro tipo de
contadores y circuitos secuenciales de todo gnero basado no slo en el flip-flop J-K sino
en otros flip-flops derivados del flip-flop J-K. Por ejemplo, el siguiente circuito secuencial
construdo con flip-flops del tipo D (derivable del flip-flop J-K segn se ver en la seccin
de problemas resueltos) es un contador asncrono:


mientras que el siguiente contador es un contador sncrono (obsrvese cmo la terminal de
reloj resaltada de color azul alimenta todas las entradas C de los flip-flops del contador):


En la parte que corresponde a la serie de problemas resueltos para este captulo, veremos
que es posible construr de una manera muy sencilla un contador binario de conteo
ascendente con el simple hecho de conectar varios flip-flops J-K en cascada. Si denotamos
el estado de cada flip-flop J-K como Q, y conectamos cuatro flip-flops J-K en cascada,
entonces representando el estado del contador como Q
1
Q
2
Q
1
Q
2
y empezando el conteo
binario desde cero, usando foquitos para representar con cada foquito encendido el estado
de 1 y representando el estado de 0 con el foquito apagado la secuencia de estados que
revelan al contador como un contador binario ascendente es, dinmicamente hablando, la
siguiente:


Tan fcil es construr con flip-flops J-K un contador binario de conteo ascendiente como un
contador binario de conteo descendiente. Nuevamente, para el caso de un contador binario
de conteo descendiente de cuatro bits utilizando cuatro flip-flops J-K y utilizando foquitos
para visualizar el estado de cada flip-flop, dinmicamente tendramos algo como lo
siguiente:


Aqu se podra objetar que mientras que un contador binario ascendente de cuatro bits sera
el contador ideal para contar en un sistema hexadecimal, con 16 smbolos diferentes, puesto
que un humano cuenta de diez en diez en el sistema decimal entonces tendra dificultades
para poder comunicarse con un contador binario puro que use cuatro flip-flops J-K y el
cual recorra 16 estados diferentes antes de regresar al estado cero. Lo ideal sera un
contador binario cuya secuencia de estados abarque nicamente diez estados diferentes en
lugar de 16, o sea, un contador binario que nos d el equivalente de un decimal codificado
en cdigo binario (conocido en literatura tcnica inglesa como contador binario BCD, del
acrnimo Binary Coded Decimal). La secuencia de estados que recorrera un contador tal
sera la siguiente:


Esto se puede lograr forzando al contador binario a que cuando trate de llegar al estado
0101 dicho contador binario sea forzado o condicionado de alguna manera para entrar en el
estado 0000. Los detalles sobre las maneras en las cuales podemos lograr esto se vern en
mayor detalle en la seccin de problemas resueltos.

Otro concepto clave es el de los contadores con peso. Existe cierto tipo de contadores en
los cuales si asignamos un cierto peso numrico a cada flip-flop J-K que los compone , el
contador parece llevar a cabo un conteo ascendente en el sistema decimal. Consideremos un
contador cuya tabla de secuencias mostrando su secuencia natural de estados es la
siguiente:


Supongamos ahora que asignamos una unidad de peso al primer flip-flop J-K con salida Q
1
,
una unidad de peso al segundo flip-flop J-K de salida Q
2
, dos unidades de peso al tercer
flip-flop J-K de salida Q
3
y cuatro unidades de peso al cuarto flip-flop J-K de salida Q
4
.

Al empezar el conteo, el estado de la configuracin es Q
1
Q
2
Q
3
Q
4
=0000, cuyo equivalente
decimal es 0. Despus de la primera transicin, el contador toma el estado
Q
1
Q
2
Q
3
Q
4
=1000. Puesto que la salida del primer flip-flop J-K es Q
1
=1 y a su vez
contribuye con un peso de una unidad, el equivalente decimal del estado del contador ser
1. Despus de la segunda transicin, el contador toma el estado Q
1
Q
2
Q
3
Q
4
=1100. Puesto
que la salida de los dos primeros flip-flops es 1 y cada uno contribuye con un peso de una
unidad, el equivalente decimal del estado del contador ser 1+1=2. Despus de la tercera
transicin, el contador toma el estado Q
1
Q
2
Q
3
Q
4
=1010. Puesto el primer flip-flop
contribuye con un peso de una unidad y el tercer flip-flop contribuye con un peso de dos
unidades, el equivalente decimal del estado del contador ser 1+2=3. Continuando el
anlisis, vemos que el contador produce una cuenta decimal ascendente ordenada que llega
hasta el estado con un equivalente del nmero decimal 8. Puesto que el peso del contador es
una unidad - una unidad - dos unidades - cuatro unidades, representamos dicho peso
como 1-1'-2-4. Obsrvese el uso de la comillla puesta en el peso correspondiente al
segundo flip-flop que repite el mismo peso del primero.

Ahora bien, para disear un contador hecho a base de flip-flops J-K existen varias
alternativas, algunas de las cuales se discuten en los problemas resueltos correspondientes a
este captulo. El diseista deber estar alerta para determinar cul de todos producir el
diseo ptimo para lograr la secuencia deseada.

Debemos mencionar tambin que todo contador que produzca una salida simtrica de
pulsos en su ltimo flip-flop J-K es conocido como un contador simtrico. De no ser as, el
contador es conocido como un contador asimtrico. (Definimos un tren simtrico de pulsos
como aqul en el cual los unos y los ceros siempre ocurren de manera alternada, y cada
1 tiene la misma duracin de tiempo que un 0.)

Aunque el flip-flop J-K es un elemento central para la construccin de contadores
electrnicos, su uso no est limitado a este tipo de circuitos. Las aplicaciones de un bloque
tan verstil como lo es el flip-flop J-K son tan amplias que estn limitadas nicamente por
la imaginacin del diseista. Del flip-flop J-K se pueden obtener otros componentes ms
sencillos y ms especializados como el flip-flop D y el flip-flop T. Aqu es en donde
tenemos el punto de partida para la construccin de componentes funcionales ms
especializados tales como el registro de transferencia (shift register), conocido tambin
como registro de desplazamiento y como registro de corrimiento. En este componente
podemos ir metiendo varios bits de uno en uno hasta llenarlo a su mxima capacidad, tras
lo cual podemos enviarlos juntos hacia afuera en forma paralela o inclusive en forma serial
a la vez que vamos reintroduciendo la informacin de nuevo al registro de desplazamiento
para otro uso posterior. Esta accin la podemos esquematizar de la siguiente manera en un
circuito lgico que podemos suponer que se ha construdo con cuatro flip-flops J-K:


En este ejemplo, tras el primer pulso de reloj, el ltimo bit correspondiente a la palabra
binaria 1011 ha entrado ya en el primer flip-flip del registro de transferencia. Al siguiente
pulso de reloj, le toca su turno al penltimo bit de la palabra binaria entrar al primer flip-
flop del registro de transferencia, a la vez que el bit que estaba en el primer flip-flop es
desplazado hacia el segundo flip-flop hacia su derecha. De este modo, la palabra binaria va
entrando al registro de desplazamiento hasta que est completamente dentro del registro, y
eventualmente empieza a salir del registro bajo la accin de los siguientes pulsos de reloj.
Puesto que este es un registro de transferencia en el cual la informacin binaria entra en
forma serial (por la izquierda) y sale en forma serial (por la derecha), este tipo de registro es
conocido como de entrada-serial salida-serial o siso (serial-input serial-output).

Suponiendo que hayamos construdo un registro de transferencia de cuatro bits y en el cual
se haya metido la palabra binaria 1011, entonces si imaginamos que hemos conectado
foquitos a las salidas Q de cada flip-flop J-K para representar el estado de encendido
(1) y apagado (0), entonces podemos representar con un grfico dinmico de la
siguiente manera la salida serial de la palabra binaria 1011 empezando el bit que est ms
hacia la derecha, lo cual dejar al registro de transferencia en el estado 0101 (suponiendo
que no le entra nada por la izquierda) tras el primer pulso de reloj, pasando al estado
0010 tras el segundo pulso de reloj, y as sucesivamente hasta que los cuatro bits hayan
salido por la derecha y el registro de transferencia haya quedado completamente vaco con
puros ceros (foquitos apagados) al finalizar la secuencia de operaciones de transferencia de
bit por bit:


Se pueden concebir otros tres tipos de registros de transferencia, empezando por el que es
conocido como de entrada-serial salida-paralela o sipo (serial-input parallel-output):


y el que es conocido como de entrada-paralela salida-serial o piso (parallel-input serial-
output):


y el que es conocido como de entrada-paralela salida-paralela o pipo (parallel-input
parallel-output):


Disear un registro de transferencia con flip-flops J-K o cualquier otro tipo de flip-flop es
un asunto relativamente fcil. El problema general en el diseo de circuitos secuenciales
consiste en, dada una tabla de secuencias, disear un circuito lgico que pueda producir en
forma ordenada dicha tabla de secuencias, todo bajo el control de un pulso de reloj
maestro.

En otros tiempos, dados los costos altsimos de un componente tan bsico como el inversor
lgico NOT construdo a base de lentos relevadores electromecnicos o de componentes
ms rpidos pero an ms costosos como los tubos electrnicos al vaco, disear un circuito
secuencial con la menor cantidad terica posible de componentes era un asunto de la ms
alta prioridad, y para ello se invertan muchas horas de estudio refinando al mximo
tcnicas como el mapa de Karnaugh para poder obtener los diseos ms econmicos
posibles. Pero el dramtico abaratamiento de los circuitos integrados en donde se
implementan las funciones lgicas bsicas ha hecho posibles otros recursos ms prcticos
de diseo que no enfatizan tanto aquellas herramientas tericas de tan laborioso acceso que
inclusive estaban fuera del alcance de la mayora de los tcnicos por ser impartidas en
cursos a nivel universitario en las carreras de ingeniera elctrica, ingeniera electrnica y
ciencias computacionales.

Supngase que se desea construr una mquina secuencial que sea capaz de generar una
secuencia de ocho palabras de 4 bits cada palabra. Si tenemos la tabla de secuencias a la
mano, entonces todo lo que tenemos que hacer es proporcionar un contador binario de
conteo ascendente que empezando con el estado Q
1
Q
2
Q
3
=000 suba al estado Q
1
Q
2
Q
3
=001
en el siguiente pulso de reloj, tras esto al estado Q
1
Q
2
Q
3
=010 en el siguiente pulso de
reloj, y as sucesivamente, llevando a cabo un conteo binario ascendente. Podemos
construr fcilmente un contador de este tipo con flip-flops J-K. O mejor an, lo podemos
comprar ya hecho dentro de un circuito integrado como el CD4520 (el cual incluye dos
contadores binarios ascendentes por el precio de uno):


Todo lo que tenemos que hacer ahora es agregarle una memoria ROM, conectando
directamente las salidas Q del contador binario a las entradas A de domicilios de la
memoria ROM. El ROM tiene que tener grabada en su memoria la tabla de secuencias en
forma ordenada, con la primera secuencia puesta como el dato localizable en el primer
domicilio, la segunda secuencia puesta como el dato localizable en el segundo domicilio, y
as sucesivamente. El circuito presenta as el siguiente aspecto:


Todo lo que tenemos que hacer ahora es aplicarle pulsos de la seal de reloj de la
duracin deseada en la terminal de entrada Reloj para ver trabajar a nuestro
secuenciador.
Existe otra alternativa de diseo, explorada en la seccin de problemas resueltos de este
captulo, la cual consiste en utilizar una memoria ROM en la cual se recurre al truco de
retroalimentar las entradas del ROM con sus salidas, de modo tal que cada domicilio apunte
hacia una localidad que es otro domicilio del mismo ROM y a la vez la secuencia que
sigue. De esta manera, el abaratamiento de la microelectrnica no solo ha hecho posible
que un tcnico pueda lograr lo mismo que lo que antes requera a un ingeniero para lograr,
ha hecho obsoletos muchos de los conocimientos tan arduamente adquiridos por este
ingeniero que hoy en da nos sirven nicamente como ejercicio intelectual, un ejercicio
intelectual muy interesante pero de dudosa utilidad en la prctica.