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UNIVERSIDAD NACIONAL MAYOR

DE SAN MARCOS
Universidad del Per, DECANA DE
AMRICA

FACULTAD DE INGENIERA ELECTRNICA Y ELCTRICA

Informe Previo #2
NOMBRE Y APELLIDOS
ALARCN GUILLEN FABRIZIO ABELARDO

CODIGO
14190071

CURSO
LABORATORIO DE CIRCUITOS DIGITALES 2

TEMA
CIRCUITOS LATCH Y FLIP - FLOP

PROFESOR
CASEMIRO PARIASCA, OSCAR ARMANDO

2017
1. Indique la diferencia entre los latches y los flip-flops
Los latchs a diferencia de los Flip-Flops no necesitan una seal de reloj para su
funcionamiento.
Los flip-flops se implementan con puertas lgicas y son los bloques bsicos de construccin
de contadores, registros y otros circuitos de control secuencial.
Los latches son similares a los flip-flops, ya que son tambin dispositivos de dos estados
que pueden permanecer en cualquiera de sus estados gracias a su capacidad de
realimentacion, lo que consiste en conectar cada una de las salidas a la entrada opuesta.
El flip-flop1 es un circuito lgico biestable, es decir posee dos estados estables,
denominados SET (1 o activacin) y RESET (0 o desactivacin), en los cuales se puede
mantener indefinidamente, lo que permite el almacenamiento de un bit. Mientras que con
los latch los estados solo se pueden mantener por un tiempo determinado

2. Explicar la diferencia entre circuitos con entradas sncronas y con entradas asncronas.
Asncronos: pueden cambiar de estado en cualquier instante de tiempo en funcin de
cambios en las seales de entrada. No dependen de ninguna seal de reloj. Slo tienen
entradas de control.
Sncronos: slo pueden cambiar de estado en determinados instantes de tiempo, es decir,
estn sincronizados con una seal de reloj (CLK). El sistema slo hace caso de las
entradas en los instantes de sincronismo. Dependen de un reloj, adems de las entradas de
control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen
de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general,
las entradas de control asncronas prevalecen sobre las sncronas.

3. Explique el funcionamiento del flip-flop RS sncrono implementado con puertas NAND? Cmo
deben ser los pulsos de reloj? Muestre con una tabla de verdad. Qu sucede con las salidas si,
mientras el pulso de reloj Ck est en 1, se producen cambios en las entradas S y/o R? Explique el
caso cuando un biestable es activado con flancos de pulsos de reloj. Cul es la ecuacin
caracterstica de un biestable R-S sncrono?

Un flip-flop SR implementada con compuertas NAND se comporta de la misma manera que el Latch
NAND para ello se necesita de una seal de reloj bien sincronizada; es decir, lo ms cuadrada
posible. A continuacin se muestra la tabla de verdad:
S R CLK Q
0 0 Ambigua

1 0 0

0 1 1

1 1 Q0 (sin cambio)

Qu sucede con las salidas si, mientras el pulso de reloj CK est en 1, se producen
cambios en las entradas S y/o R?
No interesa si el CLK est en 1 o en 0 lo que realmente interesa son los flancos de subida o de
bajada ya que estos promueven los disparos en la salida del flip-flop. No se produce ningn
cambio en las entradas S o R y si mantuviese en 1 el CLK entonces el flip-flop se comporta
como un Latch NAND.

Explique el caso cuando un biestable es activado con flancos de pulsos de reloj.


Bueno es exactamente igual como se explic para el Latch NAND solo que se le agrego la seal
de reloj y su respectivo detector de flancos, es decir cuando ocurra en el CLK un flanco de
subida o bajada se el flip-flop tomara la salida respectiva que se determinara por las entradas
sncronas y el estado anterior, al flanco de subida o bajada, de la salida.

Cul es la ecuacin caracterstica de un biestable S-R?


Mayormente los Flip-flops SR usan en su interior, por factores de comodidad, un latch tipo
NOR y su Ecuacin Caracterstica es la siguiente:

R
Q (t+1) = S + Q (T)

4. Explique el funcionamiento del flip-flop JK con seal de reloj. Muestre la tabla de verdad. Cul es
su ecuacin caracterstica?
Su funcionamiento es exactamente igual al Flip-flop SR excepto cuando ambas entradas sncronas
J y K estn en 1, aqu ya no hay ambigedad al contrario ocurre la conmutacin al estado anterior,
al flanco del CLK, de la salida. Su circuitera interna se muestra en la siguiente imagen:

Su ecuacin caracterstica es:


K
Q (t+1) = J Q(t) + Q (t)

Si se le agrega las entradas asncronas se obtiene:


Q (t+1) = PR + CLR (J Q(t) + K Q (t))

5. Explique para qu se utilizan las entradas de prefijacin asncronas (Preset Clear) (Set Reset)
en los flip-flops?

Bueno las entradas asncronas son tambin llamadas entradas predominantes y son

PRESET
CLEAR
conocidas como y y son activas en bajo. Se usan mayormente para

dar estados deseados a los flip-flops en aplicaciones como Registros o Contadores, en


donde se necesita que estn en borrados de antemano. Su funcionamiento es el siguiente
La entrada PRESET (poner), que sirve para poner directamente en el biestable un 1
en la salida Q.
La entrada CLEAR (borrar), que sirve para poner en 0 en la salida Q.
De la tabla de verdad anterior se puede ver que las entradas CLEAR (CLR) y PRESET
son activas en bajo (ver la pequea esfera en estas entradas) y se imponen en la salida
Q sin importar el estado del reloj y de las entradas J y K. (ver las entradas J, K y el
reloj con una X). Para que las entradas J y K y el reloj sean funcionales, las entradas
Clear y Preset deben de estar en nivel alto (no activas), entonces:
Memorizar: Con J = 0 y K = 0, hay un estado de memoria o retencin (mantiene la salida
que tena antes de que las entradas hayan cambiado).
Reset: Con J = 0 y K = 1, se pode en Q un 0 y Q en un 1.
Set: Con J = 1 y K = 0, se pode en Q un 1 y en Q un 0.
Bascular: Con J = 1 y K = 1, el biestable bascula pasando de un nivel a otro (0 a 1 o 1
a 0).
Lo anterior slo tiene efecto en el momento en que el pulso de reloj est en el flanco
descendente o posterior (ver la flecha en la columna Reloj)
Notas:

Bascular = cambiar de estado. Si estaba en 1 pasa a 0 y al revs


FF = biestable
Sncronas = sincrnicas
Asncronas = asincrnicas

6. Las siguientes formas de onda se aplican a las entradas J-K, entradas asncronas y de reloj, como
se muestra en la figura. Suponer que Q se encuentra inicialmente en RESET. Dibujar la forma de
onda de salida en Q
7. Realizar las siguientes conversiones: a.- Utilizando un flip_flop J-K obtenga el tipo D y el tipo T.
b.- Utilizando un flip_flop D obtenga el tipo T. c.- Utilizando el Latch tipo D obtenga un Flip_Flop
tipo D. Utilizando mapas de Karnaugh, obtenga las ecuaciones caractersticas a partir de las tablas
de verdad para los biestables D y T

a.- Utilizando un flip_flop J-K obtenemos el tipo D y el tipo T.

Para el tipo D: Para el tipo T:

' '
Q (t +1 )=D Q ( t+1 ) =TQ ( t ) +T Q ( t )

b.- Utilizando un flip_flop D obtenemos el del tipo T.

c.- Utilizando el Latch tipo D obtenga un Flip_Flop tipo D.


Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas mediante un
inversor. A continuacin se muestra su smbolo, su tabla de verdad y su mapa de
Karnaugh:

Q(t)
Q(t)
D Q(t) CLK Q(t+1)

D
0 0 0

0 1 0 D 1 1

1 0 1

1 1 1
Su ecuacin caracterstica segn el Mapa K seria:
Q(t+1) = D
Si se le agrega entradas asncronas:

Q(t+1) = PR +CLR(D)
Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idnticas en niveles lgicos.
A continuacin se muestra su smbolo, su tabla de verdad y su mapa de Karnaugh:

T Q(t CLK Q(t


Q(t)
) +1) Q(t)
0 0 0
T 1
0 1 1

1 0 1
T 1

1 1 0

Su ecuacin caracterstica segn el Mapa K seria:

Q(t+1) = T Q(t)
Si se le agrega entradas asncronas
Q(t))
Q(t+1) = PR +CLR(T

8. Muestre los smbolos de los flip-flops de acuerdo a la norma ANSI/IEEE y a la norma IEC.
Presentar los diagramas esquemticos de los C.I. utilizados en esta prctica, as como sus tablas
de verdad.
La simbologa IEC es la usada comnmente, a decir verdad en toda la resolucin se ha
usado pura simbologa IEC es la ms metdica y ms usada para la enseanza de cursos
de Sistemas Digitales. La simbologa ANSI/IEEE es las ms reconocida a nivel mundial,
por ello posee una gran reputacin es un poco ms compleja que la propuesta por IEC
pero a continuacin se muestra algunos de los flip-flops usando esta simbologa.

Los circuitos integrados a usar son 8:


74LS00

74LS02

74LS04

74LS08
74LS74

74LS75

74LS76
74LS112

9. Tpicamente, las hojas de especificaciones de los fabricantes especifican cuatro tipos de retardos
asociados con los flip-flop. Nombrar y describir cada uno de ellos.

los fabricantes especifican el tiempo de respuesta de un flip-flop al dato de entrada y a


la seal de reloj. Las seales mostradas representan varias transiciones entre niveles
lgicos. Como ocurre en realidad, las transiciones se indican considerando que se necesita
un tiempo finito para subir o bajar de un nivel a otro. Sin embargo, aun visualizadas, las
transiciones estn muy idealizadas, se muestran como subidas o bajadas lineales con el
tiempo. Realmente, las seales de las transiciones en sistemas digitales pueden ser
bastante complicadas.

10. Simulacin del experimento