UNIVERSIDAD NACIONAL DE SAN AGUSTÍN

FACULTAD DE INGENIERIA DE PRODUCCIÓN Y

SERVICIOS ESCUELA PROFESIONAL DE INGENIERÍA EN
TELECOMUNICACIONES

SISTEMAS DIGITALES

DOCENTE: ING. JUAN CARLOS CUADROS

INFORME DE LABORATORIO N° 7:
“LATCHES”
INTEGRANTES:
 LLANOS TRIVIÑOS DIEGO ADOLFO
 PILLCO APAZA ALEX JESUS
 APAZA QUISPE ALEXANDER BENJAMIN
Arequipa- Perú
2019
SISTEMAS DIGITALES

PRACTICA N° 7– FECHA: 14-junio-19

LATCHES
1. LATCH RS EN BASE A COMPUERTAS NAND

1.1. Construya el circuito de la figura siguiente (Entradas R y S, salida Q y su correspondiente

negada), se le recomienda que inicialice con S=0, R=1.

1.2. A continuación, llene la tabla de verdad 01. Emplee elementos indicadores como interruptores y
leds con sus respectivas resistencias para evidenciar los resultados.
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S R Q ̅
𝑸 Análisis
0 1 1 0 Activa en nivel bajo. Se almacena el bit 1 (seteado)
0 0 1 1 Entrada invalida ( Q y 𝑄̅ no pueden ser iguales)
1 0 0 1 Activa en nivel bajo. Se activa el nivel 0 (reseteado)
1 1 0| 1 Conserva su Q anterior

1.3. Qué sucede cuando R=S=0. describa las variaciones de la salida en función de la definición del
Latch RS.

̅ y nos
La entradas SET y RESET ambas por ser 0 serían invalidas o prohibidas puesto que como las salidas son Q y 𝑄
dan 1 no pueden ser iguales puesto que una es la negación de otra.

2. LATCH RS EN BASE A COMPUERTAS NOR

2.1. Construya el circuito de Lacth SR con compuertas NOR (Entradas R y S, salida Q y su
correspondiente negada).
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2.2. A continuación, llene la tabla de verdad del Lacth SR con compuertas NOR. Emplee
elementos indicadores como interruptores y leds con sus respectivas resistencias para
evidenciar los resultados.
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S R Q ̅
𝑸 Análisis
0 1 0 1 Activo en nivel alto( SE ES RESETEADO, ESTADO CERO)
0 0 0 1 Conserva el Q anterior.
1 0 1 0 Activo en nivel alto(SE ES SETEADO, ESTADO UNO)
1 1 0 0 La entrada es INVALIDA.

2.3. Qué sucede cuando R=S=1. describa las variaciones de la salida en función de la definición del
Latch RS.
Si se activa en SET y en RESET 1 la salida seria invalida y el circuito no funcionaría de manera correcta las salidas
de Q y 𝑄̅ ambas serian 0 por tanto no puede ser .

3. ANALIZAR EL FUNCIONAMIENTO DE LOS LATCH SR Y LATCH D EN CIRCUITO INTEGRADO

TABLA DE VERDAD LATCH R-S

S R Q ̅
𝑸
0 1 1 0
0 0 1 1
1 0 0 1
1 1 0| 1
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TABLA DE VERDAD LATCH D

E D Q ̅
𝑸
0 0 Latch Latch

0 1 Latch Latch
1 0 0 1
1 1 1 0

DIAGRAMA DE TIEMPOS CKTO INTEGRADOS

LATCH R-S
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LATCH D