Practica Gal en VHDL

Captura de Manera esquemtica 1b

Implemente la siguiente funcin en VHDL y simlelo en PROTEUS AB+AC+A

El programa se realiz mediante compuertas en el programa CLASSIC en donde se obtuvieron las salidas de la GAL16V8D TABLA DE ENTRADAS Y SALIDAS:

TABLA DE VERDAD A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 1 1 1 0 1 0 0

A+B C (A+B)C B ABC (A+B)'C+ABC 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 0

SIMULACION CONVINACIONES: A 0 B 0 C 1 F 1

A 0

B 1

C 0

F 1

A 0

B 1

C 1

F 1

A 1

B 0

C 0

F 0

A 1

B 0

C 1

F 1

A 1

B 1

C 0

F 0

A 1

B 1

C 1

F 0

PODEMOS OBSERVAR QUE CUMPLE CON LOS TERMINOS QUE NOS MUESTRA NUESTRA TABLA DE VERDAD.

Practica Gal en VHDL

Captura de Manera esquemtica 1b

SIMULACION PROTEUS:

CONCLUSION: Podemos observar que lleva acabo la tabla la cual se realiz.