Universidad Veracruzana

Facultad de Ingeniería en
Electrónica y Comunicaciones

Resumen ADC y DAC

Experiencia Educativa:

Señales y Sistemas

Presenta:
Azuara Vargas Julio Cesar
Hernández Sánchez Julio Cesar
Torres Zumaya Gerardo Abdiel
Xoxocotla Mar Manuel

Maestro:
Luis Javier Morales Mendoza
Poza Rica de Hgo, ver. 24/02/2023
los cada vez más bajos costos de los circuitos VSLI permiten que varias funciones
analógicas puedan ser realizadas digitalmente. Sin Embargo, el mundo real es y
siempre será fundamentalmente analógico. Debido a esto las señales analógicas
de interés son trasformadas en señales digitales que cualquier computadora pueda
utilizar. esta conversión es la función de un ADC (analog to digital converter).
después de procesar el flujo digital de información es regresado a manera analógica
por un DAC(digital to analog coverter). una vez devuelta a la forma analógica, la
información puede ser consumida por los sentidos humanos o manipulada por
circuitos analógicos

la figura 1 muestra el ciclo de convercion entre analogico y digital

Flash DACs
un conversor digital a analógico tipo flash , a veces llamado DAC paralelo, es
caracterizado por su habilidad de generar una señal de salida dentro de un solo
ciclo del reloj, la velocidad del DAC flash es archivada por el generador paralelo de
set de referencias elegidas. Este set esta completo, esto es que son capases de
construir todos los posibles valores de salida del DAC. por ello cualquier salida
puede ser creada casi instantáneamente proveyendo DACS flash con la habilidad
de trabajar a altas velocidades, la diferencia entre el DAC de resistores en línea ,
el DAC de carga escalonada y el DAC de manejo de corriente es primeramente
como cada una genera el set de referencias y las combina para generar una
salida.
DACs de cadena de resistencias
Los convertidores de digital a analógico de cadena de resistencias utilizan una red
divisora de voltaje de resistencia, conectada entre dos voltajes de referencia, para
generar un conjunto completo de voltajes. Cada toma divisora de tensión
corresponde a una entrada digital. Un DAC flash de cadena de resistencia de bits
B utiliza al menos resistencias 2B. Algunos diseños usan resistencias adicionales
para crear voltajes de referencia más precisos, o voltajes que corresponden a
valores digitales redondeados en lugar de truncados. Los interruptores,
controlados por la entrada digital del DAC, seleccionan el voltaje de referencia
apropiado para usar como salida. La figura 2 muestra una arquitectura DAC flash
de cadena de resistencia de tres bits.
La cadena de resistencias divide el voltaje de referencia del DAC, VREF, en 2B
voltajes igualmente espaciados, Vk para k = 0, 1, ..., 2B – 1. La arquitectura del
DAC en la Figura 2(a) usa interruptores 2B para conectar el voltaje apropiado a la
salida DAC, y(t). Las señales de control de conmutación, Sk para k = 0, 1, ..., 2B-1,
son generadas por un decodificador B:2B (no mostrado). Para longitudes de
palabra más largas, aparece una gran capacitancia parásita en la salida del DAC,
lo que limita la velocidad de funcionamiento del DAC. Una arquitectura DAC de
cadena de resistencia alternativa en la Fig. 2 (b) organiza los interruptores en una
estructura de árbol binario. Esta arquitectura no necesita un decodificador
dedicado y utiliza los bits de entrada digital del DAC, xk[n], y sus complementos,
*xk[n], para k = 0, 1, ..., 2B – 1, para controlar el interruptores, Además, las
capacitancias parásitas se reducen ya que la salida está conectada a la mayoría
de los interruptores B cerrados y B abiertos, lo que aumenta la velocidad de
conversión.
Las principales desventajas de la arquitectura flash DAC de cadena de
resistencias en la Fig. 2 son los requisitos de coincidencia de resistencias de
cadena de voltaje extremo y la incapacidad del DAC para impulsar cargas sin un
búfer. La precisión de la división de voltaje de la cadena de resistencias está
restringida por las limitaciones de la tecnología VLSI. Incluyen: errores de
gradiente lineal debido a variaciones en la densidad de dopaje o anchos de
resistencia fabricados, errores no lineales en resistencias difusas de espesor de
capa de agotamiento no uniforme, errores aleatorios debido a incertidumbres
geométricas, resistencias de contacto aleatorias, ruido de componentes y
envejecimiento de componentes. Además, la salida de un DAC de división de
voltaje debe ser amortiguada por un amplificador de alta impedancia. Si se extrae
una corriente apreciable de la red del divisor de voltaje, se introducirán errores
adicionales debido a la no linealidad de los interruptores analógicos del DAC.
Las no linealidades del amplificador de alta impedancia se introducen
directamente en la salida del DAC. Se requiere un decodificador B:2B para
proporcionar las señales 2B que controlan los interruptores para la implementación
de DAC en la Fig. 2 (a). Además, la salida del DAC siempre está conectada a 2B:
1 interruptor abierto y un interruptor cerrado. Para B grande, la capacitancia
parásita en el nodo de salida del DAC crece y los tiempos de conversión se
alargan. En la Fig. 2 (b) se muestra una implementación alternativa del DAC flash
de cadena de resistencias. Esta implementación utiliza una matriz de interruptores
de árbol binario. La salida DAC está conectada a B interruptores cerrados y B
interruptores abiertos. Menos interruptores conectados a la salida DAC reducen
las capacitancias parásitas y reducen el tiempo de conversión. Los interruptores
de matriz de árbol binario están controlados por la entrada binaria del DAC, ya que
la decodificación es inherente a la disposición de árbol binario de los interruptores.
Las arquitecturas DAC de cadena de resistencias en la Fig. 2 son tan precisas
como la combinación de resistencias divisoras de voltaje. A medida que aumenta
la longitud de la palabra de entrada del DAC, el tamaño del paso de cuantificación
disminuye.

En otras palabras, los voltajes de referencia generados por la cadena de

resistencias son mucho más cercanos y los requisitos de adaptación de la
resistencia aumentan. Desafortunadamente, los procesos modernos de fabricación
de VLSI no son exactos y las resistencias no se pueden combinar perfectamente.
El tamaño físico de las resistencias se puede aumentar para minimizar los errores
de coincidencia de resistencias, pero eso reduce la densidad del circuito. Con la
tecnología de fabricación actual, los DAC de cadena de resistencias están
limitados a longitudes de palabra de menos de 10 bits. Otros problemas de diseño
de la cadena de resistencias DAC tienen que ver con el área del circuito y la
disipación de energía. Se requieren áreas de chip grandes para DAC de mayor
longitud de palabra debido a la gran cantidad de resistencias divisoras de voltaje.
Luego, el uso del área aumenta aún más porque los procesos VLSI son
ineficientes para crear componentes altamente resistivos. Además, dado que la
corriente siempre fluye a través del divisor de voltaje, la energía se disipa
constantemente. Aunque el valor de la resistencia, R, se puede aumentar para
reducir las pérdidas de energía, las resistencias más grandes ocupan más área.
Finalmente, los DAC de cadena de resistencia no tienen capacidad de conducción
de carga. Si la salida del DAC tiene un consumo de corriente apreciable, esta
corriente se desvía del divisor de voltaje.
 Este sifón hace que los voltajes de referencia sean inexactos. Una gran ventaja
de los DAC de cadena de resistencias es su mono tonicidad y su capacidad para
operar a altas velocidades. La mono tonicidad es la garantía de que un aumento
en la entrada digital del DAC hace que aumente la salida analógica del DAC.
Debido a la naturaleza paralela de su diseño, las implementaciones de DAC de
cadena de resistencias en la Fig. 2 son muy rápidas. Los DAC de cadena de
resistencia se utilizan en muchas aplicaciones de gran ancho de banda, como
video digital, RADAR y comunicaciones.
Flash DAC de escala de carga

Los convertidores flash digitales a analógicos de escala de carga realizan la

conversión de señal dividiendo el voltaje de referencia del DAC, VREF, usando B,
2B o más condensadores coincidentes. Por ejemplo, la Fig. 3 muestra una
arquitectura DAC de escala de carga de tres bits. Inicialmente, cada capacitor se
descarga usando el interruptor de reinicio. Luego, cada capacitor se conecta a
VREF o a tierra, lo que hace que el voltaje de salida del DAC, y(t), sea una función
de la división de voltaje entre los capacitores. La arquitectura DAC en la Fig. 4(a)
usa interruptores 2B para conectar el número apropiado de capacitores
ponderados unarios a VREF y los capacitores restantes a tierra. Las señales de
control del interruptor, tk para k = 0, 1, ..., 2B - 1, son generadas por un codificador
de termómetro (no mostrado). La arquitectura flash DAC de escala de carga en la
Fig. 3 (b) utiliza interruptores B para conectar la combinación adecuada de
capacitores ponderados binarios a VREF creando así el voltaje de salida DAC, y
(t). Esta arquitectura no necesita un codificador de termómetro. Utiliza los bits de
entrada digital del DAC, xk[n], y sus complementos, *xk[n], para k = 0, 1,…, 2B - 1,
para controlar los interruptores. Una desventaja importante de los DAC flash de
escalado de carga en la Fig. 3 es la incapacidad de manejar cargas sin un búfer, la
necesidad de capacitores adaptados con precisión y las grandes corrientes
transitorias extraídas de VREF durante la conmutación. Los DAC de escalado de
carga se vuelven no lineales debido a la falta de coincidencia del capacitor, la
dependencia del voltaje del capacitor y las capacitancias parásitas de la placa
superior. Los desajustes de la geometría del capacitor pueden ser tanto de
gradiente lineal como aleatorios. Los desajustes geométricos son funciones del
ancho, la longitud y el espesor del óxido del capacitor. El espesor del óxido es una
función del proceso de fabricación. Los gradientes de espesor de óxido pueden
volverse significativos para capacitores grandes. Por lo tanto, aumentar las
dimensiones del capacitor no reduce el error de desajuste indefinidamente. El
desajuste del capacitor alcanza su cantidad más pequeña en una determinada
dimensión específica del proceso. Para mejorar la coincidencia entre capacitores,
se pueden usar técnicas comunes de diseño de centroide. La dependencia del
voltaje del capacitor se origina a partir de la variación de la constante dieléctrica
entre los capacitores y el espesor de la región de agotamiento de cada placa del
capacitor. Además, la placa superior de los capacitores en la matriz de capacitores
tiene una capacitancia parásita apreciable para el sustrato. Esta capacitancia
parásita introduce un error de ganancia en el rango de escala completa del DAC.
Si bien el error de ganancia se ignora o corrige fácilmente en los DAC
independientes, crea no linealidades diferenciales en los ADC de varios pasos o
en los moduladores de sobremuestreo.
Flash de dirección de corriente DAC Un convertidor digital a analógico de flash de
dirección de corriente de bit B generalmente usa B, 2B o más elementos de circuito
combinados para crear B, 2B o más corrientes de referencia. Por ejemplo, la Fig. 4
muestra una arquitectura DAC de control de corriente de tres bits. La cadena de
resistencias divide el voltaje de referencia del DAC, VREF, en 2B voltajes
igualmente espaciados, Vk para k = 0, 1,…, 2B -1. La arquitectura DAC en la Fig.
4(a) usa interruptores 2B para conectar el número apropiado de corrientes de
referencia ponderadas binarias para crear la corriente de salida DAC, y(t). Las
señales de control del interruptor, tk para k = 0, 1,…, 2B - 1, son generadas por un
codificador de termómetro (no mostrado). Una arquitectura DAC flash de dirección
de corriente alternativa en la Figura 4 (b) utiliza interruptores B para conectar la
combinación adecuada de corrientes de referencia ponderadas binarias para crear
la corriente de salida DAC, y (t). Esta arquitectura no necesita un codificador de
termómetro y utiliza los bits de entrada digital del DAC, xk[n] para k = 0, 1,…, 2B -
1, para controlar los interruptores. Una de las principales ventajas de la arquitectura
DAC de dirección actual de la Fig. 4 es su accionamiento de alta corriente inherente
y su alta velocidad. Una desventaja de esta arquitectura son los fallos que se crean
cuando los interruptores no funcionan exactamente en el mismo instante. Dado que
las fuentes actuales están en paralelo, si una fuente se apaga y otra fuente se
enciende, se produce un problema técnico si la sincronización es tal que ambas
fuentes están apagadas o ambas fuentes están encendidas en el mismo instante.
Este error es más significativo en la escala media del DAC cuando se cambia la
mayor cantidad de fuentes. Otro problema de diseño en los DAC de flash de
dirección actuales son los estrictos requisitos de coincidencia de fuente actual. Los
espejos de corriente se utilizan normalmente para implementar las fuentes de
corriente en los DAC de dirección actuales. Sin embargo, los espejos actuales
pueden mostrar errores de coincidencia significativos, incluidos errores de gradiente
lineal, errores aleatorios debido a incertidumbres geométricas, envejecimiento de
los componentes y ruido de los componentes. Otras fuentes de error en los DAC de
dirección de corriente son la impedancia de salida finita de las fuentes de corriente
y la no linealidad de la resistencia de carga del DAC. A medida que la salida del
DAC varía en su rango de escala completa, se conectan diferentes impedancias a
la salida del DAC cambiando la resistencia de carga e introduciendo la no linealidad.
Además, muchos DAC de dirección de corriente convierten la salida de corriente en
voltaje conectando el nodo de salida del DAC a una resistencia de circuito integrado.
Las resistencias de polisilicio tienen una característica de corriente-voltaje de seno
hiperbólico, y las resistencias de difusión de circuito integrado no son lineales
porque el grosor de su región de agotamiento es una función del voltaje.
SerialDACs
Un convertidor serial digital a analógico se caracteriza por su
conversión bit a bit de una entrada DAC. En general, los DAC en serie
se construyen con circuitos mucho más simples en comparación con
los DAC flash. Sin embargo, los ahorros en la complejidad del
hardware se "compran" mediante un aumento en el tiempo de
conversión. Esto reduce la velocidad total del convertidor. Para que los
DAC en serie se utilicen a una velocidad de Nyquist, el reloj de
"cambio" interno debe funcionar a una frecuencia más alta que la
frecuencia de Nyquist. Además, la frecuencia del reloj interno de los
DAC en serie generalmente aumenta con un aumento en la longitud
de la palabra de entrada. Este requisito suele ser el factor limitante en
las velocidades de reloj del DAC en serie. Existe una amplia variedad
de DAC en serie. Una característica común de los DAC en serie es
que la conversión de datos se realiza bit a bit. Para ilustrar, la Fig. 5
muestra un DAC serial muy simple: el DAC serial de dos capacitores.
En la Fig. 5, C1 = C2 y las señales ø1 y ø2 denotan las fases de un
reloj de dos fases que no se superponen. En esta arquitectura, el
interruptor de reinicio se cierra al comienzo de cada conversión,
descargando ambos capacitores y obligando a que el voltaje de salida
del DAC, y(t), sea cero. Para iniciar la conversión, se abre el
interruptor de reinicio y ø1 = 1, el bit menos significativo (LSB) de la
entrada DAC determina si el C1 se carga a VREF o cero. A
continuación, ø1 abre su interruptor y ø2 cierra su interruptor. Esta
operación permite que C1 y C2 compartan cargos. Posteriormente, ø2
abre su interruptor, ø1 cierra su interruptor y C1 se carga a VREF o
cero, dependiendo del valor del segundo bit menos significativo. El
proceso continúa hasta que se han examinado todos los bits B, y la
carga en C1 y C2, y el voltaje, y(t), es proporcional a la entrada del
DAC en serie.
Cyclic DAC
Los convertidores cíclicos de digital a analógico utilizan muy pocos componentes
para realizar sus tareas de conversión, por lo que los DAC cíclicos suelen tener
diseños muy compactos. Un DAC cíclico convierte la entrada digital en una
cantidad analógica un bit a la vez. Por lo tanto, la complejidad del hardware se
reduce a expensas de un mayor tiempo de conversión. En un DAC cíclico de B bit,
cada conversión de bit se agrega a la conversión de bit anterior de la entrada
hasta que se hayan procesado todos los bits B de la entrada del DAC. El resultado
acumulado es la salida analógica del DAC cíclico. Por lo tanto, se requieren ciclos
B para convertir la entrada digital de bit B del DAC cíclico. La Figura 6 muestra
una arquitectura DAC cíclica de suma de voltaje. En esta arquitectura, el
interruptor de reinicio se cierra al comienzo de cada conversión, lo que obliga a
que el voltaje de salida del amplificador de muestreo y retención (SHA) sea cero.
Para iniciar la conversión, se abre el interruptor de reinicio. El bit menos
significativo de la entrada DAC determina si la fuente de voltaje, o tierra, está
conectada a la entrada de verano. El voltaje, VREF, está conectado al sumador si
el bit menos significativo del DAC es uno, y la tierra está conectada al sumador si
el bit menos significativo del DAC es cero. El amplificador de muestreo y retención
mantiene el voltaje constante y un amplificador con ganancia de 0,5 retroalimenta
el voltaje durante el verano. El voltaje de la ruta de retroalimentación se agrega a
VREF si el segundo bit menos significativo del DAC es uno y se conecta a tierra si
el segundo bit menos significativo del DAC es cero. El proceso continúa hasta que
se han examinado todos los bits B y y(t) es proporcional a la entrada del DAC
cíclico. El inconveniente más obvio de los DAC cíclicos es el mayor tiempo de
conversión en comparación con los DAC flash. Además, el tiempo de conversión
aumenta linealmente con la longitud de la entrada del DAC. Sin embargo, el DAC
cíclico es extremadamente compacto y el circuito no cambia apreciablemente para
palabras de entrada más largas. Para ilustrar, considere un DAC cíclico de tres
bits con VREF = 10 V y entrada x2x1x0 = 011. La entrada digital 011 corresponde
al número decimal 3. Por lo tanto, la salida DAC esperada debe ser y(t) = 3/8
VREF = 3,75 v
Aunque el DAC cíclico tiene pocos componentes de circuito, estos componentes
deben ser extremadamente precisos. El amplificador de verano, de muestreo y
retención y el amplificador de media ganancia deben tener una precisión de una
parte en 2B. Este requisito es prohibitivo para B grande y, por lo general, es la
especificación de diseño limitante en los DAC cíclicos.
Pipeline DAC

Los convertidores cíclicos de digital a analógico suelen tener circuitos muy

compactos y tiempos de conversión más largos que los DAC flash. El DAC de
tubería desenrolla el DAC cíclico para crear un DAC más grande que puede
convertir a velocidades mucho más altas. Al igual que el DAC cíclico relacionado,
un DAC de tubería convierte la entrada digital en una cantidad analógica un bit a la
vez. Sin embargo, el DAC de tubería tiene un circuito dedicado para la conversión
de cada bit. Este circuito aumenta la complejidad del hardware y las velocidades
de funcionamiento en comparación con los DAC cíclicos. En un DAC de
canalización de bits B, cada bit se procesa, se agrega a las conversiones de bits
anteriores y se pasa a la siguiente etapa hasta que se hayan procesado todos los
bits B de la entrada del DAC. El resultado acumulado es la salida analógica del
DAC de tubería. Por lo tanto, los ciclos B pasan antes de que la salida DAC inicial
esté lista, pero las salidas subsiguientes se completan en cada período de reloj a
partir de entonces. La Figura 7 muestra una arquitectura DAC de tubería de suma
de voltaje.

En esta arquitectura, el bit menos significativo de la entrada DAC determina si la

fuente de voltaje, o tierra, está conectada al amplificador de muestreo y retención
en la primera etapa. El voltaje, VREF, está conectado al amplificador de muestra y
retención si el bit menos significativo del DAC es uno y la tierra está conectada al
amplificador de muestra y retención si el bit menos significativo del DAC es cero.
El amplificador de muestreo y retención mantiene el voltaje constante y un
amplificador con ganancia de 0.5 envía el voltaje resultante a la siguiente etapa.
Este voltaje aumenta en VREF si el segundo bit menos significativo del DAC es
uno, y no cambia si el segundo bit menos significativo del DAC es cero. El proceso
continúa por la canalización hasta que se han examinado todos los bits B. El
voltaje de salida, y(t), está listo en el último período de reloj de la etapa B después
de que la entrada se aplica inicialmente al DAC. Sin embargo, la penúltima etapa
forma la siguiente salida DAC, la penúltima etapa forma la siguiente salida DAC, y
así sucesivamente. Por lo tanto, el DAC de canalización de bits B puede generar
una salida DAC válida cada período de reloj después de un retraso inicial del
período B. El inconveniente más obvio de los DAC de tubería es la mayor
complejidad del hardware en comparación con los DAC cíclicos. Además, la
complejidad del circuito aumenta linealmente con la longitud de la entrada del
DAC. Sin embargo, el DAC de la tubería puede funcionar a velocidades muy altas
después del retraso inicial para llenar la tubería. Al igual que el DAC cíclico, los
componentes del DAC de tubería deben ser extremadamente precisos.
Todos los amplificadores de verano, muestreo y retención, y los amplificadores de
ganancia media deben tener una precisión de una parte en 2B. Para B grande,
este requisito de precisión y el requisito de que los componentes se combinen
cuidadosamente entre las etapas limita el tamaño de la palabra de entrada del
DAC de canalización.
Enfrentando el desafío del mundo analógico
Como lo predijo la "Ley de Moore" en 1965, el poder de la computación digital ha
aumentado exponencialmente a costos incrementales cada vez más pequeños.
Con esta abundancia de gran alcance, muchas aplicaciones anteriormente
diseñadas con circuitos analógicos han encontrado una nueva oportunidad de vida
en el ámbito digital. Las áreas de aplicación más populares incluyen reproductores
de discos compactos, videocámaras, teléfonos celulares, módems, tarjetas de
sonido para computadoras, adaptadores gráficos para computadoras y HDTV. Sin
embargo, el mundo real sigue siendo y siempre seguirá siendo un lugar
fundamentalmente analógico. Para llevar el procesamiento digital y sus beneficios
a las aplicaciones del mundo real, la señal analógica de interés debe traducirse a
un formato que pueda utilizar una computadora digital. Esta es la función del
convertidor analógico a digital (ADC). Después del procesamiento por una
computadora digital o un Procesador de señal digital (DSP), el flujo de información
digital resultante debe devolverse a su forma analógica mediante un Convertidor
de digital a analógico (DAC). Análoga una vez más, la información puede ser
"consumida" por los sentidos humanos, más a menudo la vista o el oído. En la
figura 1 se muestra una ilustración de este flujo de información. En la mayoría de
los diseños, el ADC y el DAC se consideran cajas negras. Es decir, el ADC acepta
una entrada de voltaje analógico y proporciona una salida de código digital de n
bits, que representa esa entrada de voltaje analógico. El DAC de caja negra tendrá
una entrada de palabra digital de n bits y una salida de voltaje analógico
equivalente. Para muchos propósitos, esta es una interpretación suficiente de los
convertidores de datos. Sin embargo, llegará un momento en que el ingeniero
deberá seleccionar el convertidor de datos adecuado para una aplicación
determinada. Una lectura de los libros de datos abrumará rápidamente a los no
iniciados con la asombrosa variedad de arquitecturas de conversión de datos. Una
comprensión de cómo se realiza la conversión debería ayudar a mejorar la
elección realizada para una aplicación en particular. Los métodos por los cuales se
genera un código digital dentro del ADC son diversos. Una discusión detallada
llenaría al menos un volumen. Varios textos destacados se enumeran al final de
este artículo para el lector interesado. Aquí presentamos tres arquitecturas
populares de ADC de velocidad Nyquist que se utilizan en la actualidad: el ADC de
rampa inversa, el ADC de aproximación sucesiva y el ADC flash.
 ADC de Rampa inversa
La más simple de las arquitecturas de ADC de tipo Nyquist es el ADC de rampa
inversa. La estructura del ADC de rampa inversa se muestra en la Fig. 2a. Al
comienzo de la conversión, el contador digital se pone a cero. Esto lleva la salida
analógica del DAC interno a cero voltios. Luego, el contador se incrementa, lo que,
posteriormente, hace que la salida analógica del DAC aumente en forma
escalonada. Cuando el contador ha llegado a un punto en el que la salida
analógica del DAC tiene un potencial más alto que el voltaje de entrada, vln, el
contador se detiene. En este momento, el contador contiene el código digital
equivalente al voltaje de entrada analógica. Esto se muestra gráficamente en la
Fig. 2b. Puede transmitirse desde el contador en paralelo o desplazarse en serie a
través de un registro de desplazamiento. Considere el ADC de rampa de contador
de n bits. Dado que la entrada puede ser igual al voltaje de referencia analógico de
escala completa, el contador debe contar todos los códigos digitales posibles de 2"
antes de que el comparador detenga el contador. Esto tomará pulsos de reloj de
2". Por lo tanto, el muestreo del ADC de rampa de contador de n bits a fs muestras
por segundo debe ejecutar el contador interno a 2nfs de operaciones por segundo.
Para un n grande, el reloj del contador interno y los circuitos deben ser mucho más
rápidos que la frecuencia de muestreo. A tasas de muestreo altas con tamaños de
palabra prácticos, la frecuencia de reloj del circuito interno requerida se vuelve
prohibitiva. Los ADC de Rampa inversa tienen un circuito muy simple. Sin
embargo, se requiere que este circuito simple funcione a velocidades muy altas.
Por lo tanto, los ADC de rampa inversa encuentran uso solo en las aplicaciones
más lentas, generalmente con longitudes de palabra de salida pequeñas a
moderadas.
ADC de aproximación sucesiva
El ADC de aproximación sucesiva convierte el voltaje analógico presente en su
entrada en un código digital de la misma manera que los ingenieros emergentes
convertirían un número decimal a binaq a través de una búsqueda binaria. Esto
hace que el ADC de aproximación sucesiva sea mucho más rápido que un ADC
de contra-rampa. Considere el diagrama de bloques de un ADC de aproximación
sucesiva de n bits como se muestra en la figura 3a. En el momento de la muestra,
el ADC establece el bit más significativo (MSB) en el registro de aproximación
sucesiva (SAR) a UNO. Todos los bits inferiores restantes se restablecen a CERO.
Esta “suposición” digital se vuelve a convertir en un valor analógico y se compara
con la entrada. Por lo tanto, el SAR contiene un código digital representativo de
escala media (100 ... 0). El DAC produce una salida analógica de escala media
correspondiente, que está a medio camino entre el voltaje mínimo y máximo que
podría presentarse en la entrada del ADC. Si la entrada tiene un potencial más
alto que la representación analógica de retroalimentación de la "suposición" (Vin >
Vo), el MSB se deja establecido en UNO. Si la entrada tiene un potencial más bajo
que el valor analógico de retroalimentación, que es el caso de vi, < VD, el MSB se
restablece a CERO. Ahora, todo el procedimiento se repite para el segundo bit
más significativo. Mientras que el MSB no cambia desde la primera aproximación,
el segundo MSB se establece con los bits inferiores restantes reiniciados. Este
código digital, una "suposición" mejorada, se convierte en un valor analógico y se
presenta al comparador. En este instante, los contenidos del SAR son (1100... 0) o
(OlOO...O), dependiendo del resultado de la primera aproximación. Si la entrada
analógica tiene un potencial más alto que el voltaje de “suposición” de
retroalimentación, el segundo MSB se deja en UNO. Si no, el segundo MSB se
restablece a CERO. Esto continúa, para cada uno de los bits restantes de orden
inferior, hasta que se hayan examinado todos los n bits. En cada aproximación, el
código digital SAR se vuelve a convertir a un voltaje analógico y se compara con el
voltaje de entrada. De esta forma, cada aproximación reduce a la mitad la
diferencia entre la entrada del ADC y la representación analógica del contenido del
SAR. Esto se muestra gráficamente en la Fig. 3b. Transmisión del código digital de
la aproximación sucesiva
ADC se puede hacer de dos maneras: en serie o en paralelo. Cada bit del código
de salida digital puede emitirse desde el ADC en el instante en que se realiza la
conversión. Este tipo particular de ADC de aproximación sucesiva también se
conoce como ADC de aproximación sucesiva en serie. El código digital en el SAR
se puede almacenar para transmisión paralela al completar la conversión de la
muestra. No obstante, cuando llega el momento de convertir la siguiente muestra,
el contenido del SAR se restablece y todo el procedimiento se repite nuevamente
para el nuevo voltaje analógico presente en el pin de entrada del ADC. Una
desventaja de los ADC de aproximación sucesiva son las muchas operaciones
internas que deben ocurrir para convertir una sola muestra. En el convertidor de
nbit, se deben realizar n aproximaciones y comparaciones en cada período de
muestreo. Por lo tanto, un ADC de aproximación sucesiva de n bits que se ejecuta
a una frecuencia de muestreo de& muestras por segundo debe ejecutar su circuito
interno a una tasa de nfs operaciones por segundo. Sin embargo, esto es mucho
más lento que la tasa requerida del ADC de contra-rampa, especialmente para un
n grande. Al igual que el ADC de contra-rampa, el ADC de aproximación sucesiva
tiene una frecuencia de muestreo limitada determinada por la frecuencia de
muestreo, fs, y el tamaño del código digital de salida, n. Para una tasa de
muestreo dada, el ADC de aproximación sucesiva puede convertir con mayor
resolución que el ADC de contra-rampa. Las ventajas de los ADC de aproximación
sucesiva son su baja disipación de potencia y baja complejidad del circuito, por lo
tanto, costos más bajos. Sin embargo, los costes del ADC de aproximación
sucesiva no son tan bajos como los del ADC de contra-rampa.
ADC flash
El ADC de contra-rampa determinó la salida examinando cada nivel de
cuantificación. El ADC de aproximación sucesiva examinó cada bit. Pero el flash
ADC genera todos los bits de salida en un instante. Esta velocidad viene con un
inconveniente: la complejidad. El flash ADC distribuye el proceso de muestreo en
todo el circuito. Como resultado, esto requiere muchos más circuitos. En la Fig. 4
se muestra un circuito ADC flash representativo. Un ADC flash de n bits contiene
resistencias de 2", comparadores de 2" y lógica de codificador digital. Con
referencia a la Fig. 4, la cadena de resistencias desde el voltaje de referencia
hasta tierra construye un divisor de voltaje. Asumiendo que todas las resistencias
divisoras de voltaje de 2” tienen la misma resistencia, el divisor genera voltajes
analógicos de 2” entre la tierra y el voltaje de referencia. Los voltajes analógicos
corresponden a los puntos de la curva de transferencia del ADC en los que no hay
error de cuantificación. Estos voltajes analógicos son los que los códigos de salida
del ADC representan en forma digital. Cada uno de los niveles del divisor de
voltaje de 2” es la entrada de voltaje de referencia para sus respectivos
comparadores. La otra entrada de los comparadores es el voltaje de entrada del
flash ADC, vln. La salida de los comparadores es un código de termómetro del
voltaje de entrada, vln. Se llama así por su parecido con un termómetro de
mercurio. Considere el caso cuando vJ+12vln2vJ. Las salidas de los
comparadores, A,, AJ.l, ..., AI, Ao, serán UNO, mientras que las salidas, AJ+l,
AJ+2, ..., Af, serán CERO. Por lo tanto, las salidas de los comparadores
aumentarán y disminuirán con el voltaje de entrada, vLn. De manera similar, el
nivel de mercurio en un termómetro registra la temperatura. Obviamente, la gran
cantidad de bits en el código del termómetro no es una representación eficiente
del valor. Es función del codificador “compactar” la información para una
representación eficiente. La lógica del codificador acepta los bits de 2” del código
del termómetro y genera el número binario de n bits correspondiente al número de
ONE5 en el código del termómetro. En el enfoque más simple. La lógica del
codificador está diseñada para "mirar" el bit más significativo en el código del
termómetro y generar el número binario correspondiente a esa línea de entrada,
de la misma manera que un demultiplexor. Sin embargo, este método es sensible
a errores en el código del termómetro de los comparadores llamados destellos. En
funcionamiento ideal, el código del termómetro consta de UNOS consecutivos en
las salidas inferiores del comparador de AI a AJ
Para todos los comparadores de A,+I a Ap, las salidas son CERO. Una salida del
comparador, que es errónea y provoca una desviación de este patrón, se
denomina destello. Según el método de codificación binaria del termómetro, los
destellos pueden provocar errores graves en el código digital de salida del ADC.
Para empeorar las cosas, las incertidumbres de tiempo de alta velocidad pueden
causar que aparezcan múltiples destellos en todo el código del termómetro. Se
pueden aplicar varias técnicas de circuito para suprimir los efectos de los
destellos, como la comparación de bits vecinos en el código del termómetro, el uso
de códigos Gray o la suma de bits del código del termómetro. A la luz de estos
inconvenientes, los ADC flash son extremadamente atractivos debido a su alta
velocidad. Dado que todos los bits de salida se determinan al mismo tiempo, un
ADC flash con una frecuencia de muestreo de muestras por segundo se ejecuta a
fs operaciones por segundo. Con el fin de aumentar el tamaño de la palabra del
código de salida, un ADC flash en más circuito. El I'lasli ADC' no es necesario para
operar a una velocidad interna más rápida como la contra-rampa y los ADC de
aproximación sucesiva. El aumento de los circuitos es una desventaja ya que el
número de comparadores y resistencias se duplica por cada bit adicional de
salida. Además, esta duplicación no tiene en cuenta el aumento de la complejidad
de la lógica del codificador binario-termómetro. Debido a su operación rápida, los
ADC flash se utilizan normalmente en aplicaciones de longitud de palabra
pequeña de alta velocidad, como video digital, radar y equipos de prueba y
medición digitales.
Comparaciones de arquitectura
El ADC de contra-rampa realiza una búsqueda exhaustiva para encontrar una
representación tal del voltaje de entrada. La búsqueda de “fuerza bruta” permite
que el ADC de contra rampa tenga una arquitectura muy simple. El ADC de
aproximación sucesiva corta iterativamente el rango de voltaje a la mitad mientras
busca la representación digital del voltaje de entrada. Esta búsqueda binaria es
más eficiente y rápida que la búsqueda exhaustiva del ADC de contra-rampa; pero
también le da al ADC de aproximación sucesiva una arquitectura más compleja. El
flash ADC realiza la conversión de todos los bits de salida en paralelo mediante la
distribución del procesamiento de muestreo. El circuito flash ADC es muy
complejo, especialmente en comparación con el de los ADC de aproximación
sucesiva o de contra-rampa. Para que tanto el ADC de contra-rampa como el de
aproximación sucesiva mantengan una frecuencia de muestreo constante, la
velocidad del circuito interno debe aumentar a medida que aumenta la longitud de
la palabra de salida digital. Dado que el ADC de contra-rampa de /?-hit tiene la
posibilidad de examinar cada uno de los 2n niveles de cuantificación, está limitado
solo a las aplicaciones de frecuencia de muestreo más bajas. Un ADC de
aproximación sucesiva de n bits encuentra uso en aplicaciones que requieren una
amplia gama de tamaños de palabras digitales a tasas de muestreo algo más
altas, ya que solo debe buscar a través de n posibilidades.

Dado que el flash ADC determina su salida completa en un solo paso, el flash
ADC tiene la capacidad de operar muy rápido. El circuito interno del flash ADC
funciona a la frecuencia de muestreo. Por lo tanto, se utiliza en las aplicaciones de
muestreo más rápidas. Con su arquitectura simple y velocidades de operación
lentas, los ADC de rampa iversa tienen tamaños de chip muy pequeños, baja
disipación de energía y costos muy bajos. Debido a su tasa de datos moderada y
su arquitectura de examen bit a bit, los ADC de aproximación sucesiva son
adecuados para la transmisión en serie de salida digital. Las transmisiones en
serie a la computadora digital producen un paquete de chip compacto y un bajo
consumo de área de placa de circuito, por lo tanto, bajos costos. Dado que se
necesita un comparador para cada uno de los posibles niveles de cuantificación y
se requiere una lógica de codificador binario de termómetro, el circuito ADC flash
se duplica con creces en tamaño por cada bit adicional de salida. Los ADC flash
intercambian efectivamente el tamaño del circuito por la velocidad. También se
debe tener en cuenta que la longitud de la palabra de salida está limitada por el
tamaño del chip; en consecuencia, los ADC flash más grandes suelen tener entre
8 y 10 bits. La mayor complejidad del circuito de los ADC flash contribuye a sus
costos generales más altos debido al empaquetado del circuito y la utilización del
espacio de la placa.
Conclusión

Azuara Vargas Julio Cesar

La importancia de los dispositivos DAC y ADC es cada día mas relevante en un
mundo analógico, los conversores son necesarios para cerrar la brecha entre el
mundo analógico y los circuitos digitales, en la actualidad tenemos una amplia
gama de conversores para comunicarse con distintos tipos de circuitos cada
arquitectura tiene pros y contras que al evaluarlos para diferente caso podemos
encontrar el indicado para nuestras necesidades, tenemos conversores que
funcionan casi instantáneamente asi como conversores que suavizan las señales
para la lectura de circuitos de ser necesario , por ello cada que se utiliza un sensor
podemos con seguridad saber que la información es precisa.

Hernández Sánchez Julio Cesar

Principalmente nos da a entender que siempre es analógico el planeta, esto
porque las señales analógicas de algún interés son de una u otra manera
transformada a señales digitales. Existen 2 tipos de funciones importantes en
estas comunicaciones analógicas y digitales las cuales son el ADC y DAC. Existen
diferentes tipos de DACS como por el ejemplo el DACS flash, DACS de cadena de
resistencias, flash DAC de escala de carga, Serial DACS, Cyclic DAC, Pipeline
DAC, etc. Así como hay DACS también hay ADC como lo es el ADC de rampa
inversa, ADC de aproximación sucesiva, ADC flash, etc.
Cada uno teniendo una característica especial y una funcionalidad
correspondiente de dicho conversor, algunos también tienen otro nombre como
por ejemplo el DAC flash que a veces le llaman DAC paralelo. Es importante tener
en cuenta todos los conversores de analógico a digital y de digital a analógico. Ya
que tienen un ciclo importante, también los componentes que tienen algunos de
ellos ya sean pocos o sean muchos componentes. Hay que tomar en cuenta la ley
de moore porque con el paso del tiempo hemos analizado que es casi en su
totalidad cierta debido a que cada determinado tiempo se aumentan el número de
transistores en los nuevos dispositivos haciéndolos aun más potentes que los de
años
Xoxocotla Mar Manuel
Existen distintos tipos de CDA dependiendo de las necesidades de cada persona
teniendo en cuenta las variaciones en las características y precios así como las
exigencias de estos mismos dependiendo el uso que vayan a darle , ya que hay
desde lo más básico a precios accesibles.hasta los más costosos los cuales llegan
a tener una mejor calidad ya sea para ser usados en estudios profesionales como
lo pueden ser los artistas que buscan tener la mayor calidad de audio posible asi
cómo el usuario casual que solamente quiere poder reproducir un sonido básico
sin ser muy exigente respecto al mismo. Puede que no nos demos cuenta, pero la
mayoría de nosotros usamos en nuestras casas algún tipo de convertidor de audio
digital a analógico .ya que estos se encuentran en las computadoras y teléfonos
inteligentes que usamos a diario .

Torres Zumaya Gerardo Abdiel

Lo que yo puedo ver o aprender en este tema, es primero sobre un conocimiento
más avanzado de lo que son convertidores ADC y DCA, en lo particular me gustó
mucho este tema ya que no solamente fue en esta tarea que vimos este tipo de
dispositivo que, aunque muchos no lo conocen (me incluyo) aprendemos. Fue una
gran retroalimentación junto con la otra tarea ya que aquí fue de una forma más
explayada y en la otra tarea se tocaron solo ciertos tópicos.
Lo interesante es ver como se usan el uno y otro, y en lo personal me gustaría que
habláramos de este tema en más profundidad.