Ingeniería Técnica de Telecomunicación SS. EE.

Curso 3º

Microelectrónica I 2010/11

Resumen

TEMA 3.

3.1 Circuito digital básico: El inversor CMOS.

El inversor

El inversor CMOS es el bloque básico en el diseño de circuitos digitales.

Cuando la entrada está conectada a VDD, la salida es llevada a tierra por el
transistor NMOS. Cuando la entrada está conectada a tierra, el voltaje en la
salida se conecta a VDD por el transistor PMOS.

Algunas características propias de estos dispositivos son:

• El voltaje en la salida alcanza los valores de la alimentación y

masa.
• La potencia disipada cuando se estabilizan los valores de
entrada es prácticamente cero.
• El dimensionado de los transistores permite modificar sus
características.

Si VInput bajo entonces el transistor M1 está off , el transistor M2 está on y

la tensión en la salida toma el valor alto.

Si VInput alto entonces el transistor M1 está on y el transistor M2 está off y

la tensión en la salida toma el valor bajo.

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Términos asociados al comportamiento de un circuito CMOS.

VOH : máximo voltaje en la salida.

VOL : mínimo voltaje en la salida.

VIH : mínimo voltaje en la entrada que define un valor lógico alto.

VIL : máximo voltaje en la entrada que define un valor lógico bajo.

Estos dos últimos niveles vienen fijados por aquellos puntos de la curva de
transferencia que tienen pendiente -1.

Los niveles de voltaje comprendidos entre VIL y VIH no tienen un valor

lógico definido. Idealmente la diferencia entre estos dos voltajes es cero,
pero eso nunca ocurre en la realidad.

VSP(switching point): Punto en el que valor de la tensión de entrada es igual

que la tensión de salida.

Este punto coincide con el punto de intersección entre la función de

transferencia y la recta de pendiente 1.

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Curva de transferencia detallada.

Regeneración de la señal

Fluctuaciones en la entrada se reducen en la salida.

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Márgenes de ruido

Indican la calidad del dispositivo funcionando bajo condiciones de ruido.

La robusted de una puerta es su capacidad para operar en presencia de

ruido.

Cuanto mayor son estos márgenes mejor opera nuestro circuito.

Para el nivel alto viene dado por la siguiente expresión: NMH=VOH – VIH

Para el nivel bajo viene dado por la siguiente expresión: NML=VIL – VOL

Para VDD= 5 voltios el margen de ruido ideal es 2.5 v.: NML=NMH =VDD/2.

Comportamiento del inversor ideal.

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Ejercicio

Calcular los márgenes de ruido de un inversor con los siguientes niveles de

tensión asociados:

VOH = 5 VIH = 2.4 VIL= 1.7 VOL = 0

La causa de que los márgenes de ruido, en este caso, se alejen del caso
ideal se debe a que la tensión en el punto de cambio (switching point) VSP
es aproximadamente 2.2 voltios en lugar de los 2.5 voltios del caso ideal.

Además se cumple en el punto de cambio, que la corriente que circula por

ambos transistores es idéntica.

Luego, despejando VSP:

Con la tecnología de una micra y con una tensión de alimentación de 5

voltios, VSP será igual a 2.5 voltios cuando la relación entre betas es de uno.

Como KPn=3*KPp, la anchura del transistor de canal p debe ser tres veces
la anchura del transistor de canal n, cuando ambos transistores tienen la
misma longitud.
Wp=3*Wn  Rn=Rp

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Ejercicio

Hallar Vsp en tecnología de una micra si Wp=3µm y Wn=3µm

Vthn=|Vthp| =0.7 VDD==.5

Ejercicio

Hallar Vsp en tecnología de una micra si Wp=27µm yWn=3µm

Vthn=|Vthp| =0.7 VDD==.5

Ejercicio

Calcular la tensión de switch de un inversor construido en tecnología de

0.18 micras. La anchura del transistor nMos es de 400nm y la del pMos de
800nm. En ambos la longitud es de 200nm.

Vdd=1.8 voltios. Vthn= 0.5 voltios |Vthp|=0.5 voltios µn=270 cm2/Vs

µp=70 cm2/Vs Cox=1.0µF/cm2

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Tiempos de propagación del inversor

tPLH=0.7*Rp2*Cout
tPHL=0.7*Rn1*Cout
Cout = Cox1 + Cox2 = Coutn + Coutp

Ejercicio

Hallar los tiempos de propagación intrínsecos del inversor (CN 20) con las
siguientes características:
W=3µm L=2µm

Rn=12K*L/W Rp=36K*L/W C’ox=800aF/µm2

Ejercicio

Hallar los tiempos de propagación intrínsecos del inversor (30/10) (1micra)

con las siguientes características:
Wp=30µm Wn=10µm L=1µm

Rn=15K*L/W Rp=45K*L/W C’ox=1.75fF/µm2

Ejercicio

Hallar los tiempos de propagación intrínsecos del inversor (20/10) (50nm)

con las siguientes características:
:

Wp=1µm Wn=0.5µm L=50nm

Rn=1.7K/W Rp=3.4K/W C’ox=25fF/µm2

Ejercicio

Calcular los tiempos de propagación de un inversor (CN 20) con las

siguientes características:
W=3µm L=2µm

Rn=12K*L/W Rp=36K*L/W C’ox=800aF/µm

y una capacidad de carga de 70fF.

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Frecuencia de oscilación de una cadena de inversores:

donde n es el número de inversores.

Potencia disipada

Pavg= VDD*Iavg =(Ctot*VDD2)/T=(Ctot*VDD2)*fclk

Iavg = Qtot/T=(Ctot*VDD)/T

Para caracterizar la rapidez de un circuito digital se utiliza un término

denominado Power Delay Product (PDP). Su unidades asociadas son los
Julios.

PDP= Pavg*(tpHL+tpLH)

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Ejercicio

Hallar la frecuencia de oscilación de una cadena de 11 inversores (20/10)

(50nm) con las siguientes características:

Wp=1µm Wn=0.5µm L=50nm

Rn=1.7K/W Rp=3.4K/W C’ox=25fF/µm2

Ejercicio

Hallar la frecuencia de oscilación de una cadena de 11 inversores (30/10)

(1µm) con las siguientes características:

Wp=30µm Wn=10µm L=1µm

Rn=15K*L/W Rp=45K*L/W C’ox=1.75fF/µm2

Ejercicio

Calcular el PDP de un oscilador de 5 etapas construido con tecnología

CN20 y transistores de las siguientes dimensiones

Lp=Ln=2µm Wp=Wn=10µm

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Ejercicio

Calcular los tiempos de propagación de un inversor construido con

transistores de dimensiones: L= 2µm W=15µm Cload=1000fF (CN20)

Ejercicio

Calcular la frecuencia de oscilación de un oscilador construido con 15

inversores de dimensiones: L= 2µm W=15µm (CN20)

Dimensionado de un circuito con grandes cargas capacitívas.

tpHL + tpLH= (Rn+Rp) * (Cout + Cload)

En una cadena de N inversores la anchura de cada inversor crece en un

factor A cuando nos acercamos a la carga.

La capacidad de la carga debe ser igual a la capacidad de entrada del último

inversor multiplicada por el factor A.

Además la capacidad de la carga debe ser igual a la capacidad de entrada

del primer inversor multiplicada por el factor AN.

Cin1*AN = Cload

donde Cin1 es la capacidad de entrada del primer inversor.

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Es decir:

Para conseguir un retraso mínimo, el número de etapas viene dado por la

siguiente expresión:

Ejercicio

Diseñar una cadena de inversores con únicamente 3 etapas. El primer

inversor será de dimensiones mínimas (CN20). Comprobar que el retraso es
inferior a 20 ns. La capacidad de carga es 20pF.

Ejercicio

Diseñar una cadena de inversores que, con un retraso mínimo, ataque a una
capacidad de 90pF desde un inversor (CN20) de dimensiones:
L 1 = 2µm W 1 = 20µm L 2 = 2µm
W 2 = 60µm

Ejercicio

Diseñar la cadena de inversores del ejercicio anterior con únicamente 3

etapas.

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Ejercicio

Diseñar un buffer de mínimo retraso para insertar entre un inversor 30/10 y

una capacidad de carga de 50pf. El diseño se realiza en tecnología de una
micra:

Rn=15K* L/W Rp=45K* L/W Cox= C’ox*W*L = 1.75fF/µm2 *W*L

Ejercicio

Diseñar un buffer, de factor de crecimiento 8, para insertar entre un

inversor 30/10 y una capacidad de carga de 50pf. El diseño se realiza en
tecnología de una micra: (circuito anterior)

Rn=15K* L/W Rp=45K* L/W Cox= C’ox*W*L = 1.75fF/µm2 *W*L

Distribución de Cargas

Ejercicio

Calcular el tiempo de propagación de la primera etapa inversora del

circuito de la figura A, construido con 7 inversores (CN20) de
dimensiones:

L= 2µm W=15µm.

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Ejercicio

Calcular el tiempo de propagación de las dos primeras etapas inversoras del

circuito de la figura B construido con 9 inversores (CN20) de dimensiones:

L= 2µm W=15µm.

Inversores tri-estado.

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 Layout de un inversor equilibrado

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Ejercicio

Esquematizar la sección vertical del siguiente layout en las posiciones

señaladas.

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