7 LógicaPseudoCMOS

MICROELECTRÓNICA
Lógica CMOS Estática

MsC. Luz Adanaqué Infante
CONTENIDO DEL CURSO
1. Técnicas de diseño y fabricación.

1. Diseño/
fabricación
2. Modelamiento de circuitos integrados.
2. Modelamiento
3. Métodología de Test y verificación.
3. Test/Verificación
4. Introducción a los nanomateriales. 4. Nanomateriales
MsC. LUZ ADANAQUÉ UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

SUMARIO
1. •Clases
Lógicapresenciales
secuencial CMOS.
y participativas.
• Lógica pseudo NMOS.
2. •Puntualidad
Lógica CMOSy trabajo en equipo en evaluaciones y entrega de trabajos.
• Aparición de glitches.
3. •Uso de referencias
Señal de reset. bibliográficas.
• Buses (alta impedancia).
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.
• Velocidad.
• Consumo.

PROPIEDADES LÓGICA ESTÁTICA
1.Oscilación
Clases presenciales
de riel a riely completo;
participativas.
altos márgenes de ruido.
Siempre un camino a Vdd o Gnd en estado estable; baja impedancia de salida.
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
Resistencia de entrada extremadamente alta; casi cero corriente de entrada de
estado estable.
3.No
Usohay
de referencias
un estado bibliográficas.
estable de trayectoria directa entre el poder y la tierra; sin
disipación de energía estática.
4.ElCuatro evaluaciones:
retardo Desempeño
de propagación académico
es función y resolución
de la capacidad de
de problemas.
carga y resistencia de los
transistores

MODELADO CON SWITCHES
A Re
1. Clases presenciales y participativas.
A q
2. Puntualidad Rp
R R y trabajo en equipo en evaluaciones y entrega de trabajos.
B
A p B p Rp
3. Uso de referencias bibliográficas.
A Rp Cin
R C A t
4. Cuatro
n
B evaluaciones:
L Desempeño
R académico y resolución de problemas.
C
n
A L
R R C
R
Cin n n
n A B L
A t
NAND2 INV

El retraso depende del patrón de entradas:

Transición de baja a alta: Ambas entradas van bajas
R R
2. Puntualidad Delay: 0.69 (Rp /2) CL
A p B p y trabajo en equipo en evaluaciones y entrega de trabajos.
3. Uso de
R referencias
CL bibliográficas.
Una entrada baja
n
B Delay: 0.69 Rp CL
Rn
Cin
A t Transición de baja a alta: Ambas entradas van altas
Delay: 0.69 2Rn CL

Input Data Delay

Pattern (psec)
A=B=1→0 A=B=0→1 67
2. Puntualidad y trabajo en equipo en evaluaciones y entregaA=1,

de B=0→1
trabajos. 64
A=1 →0, B=1
A= 0→1, B=1
Voltage [V]
61
A=1, B=1→0
A=B=1→0 45
4. Cuatro evaluaciones: Desempeño académico y resolución de A=1, B=1→0

problemas. 80
A= 1→0, B=1 81
NMOS = 0.5μm/0.25 μm
time [ps]
PMOS = 0.75μm/0.25 μm
CL = 100 fF

B 8 6
R R Rp
A 4 3
4 B
2 A p
B p 2 C 8 6
Rp Cin
R C 4 D 4 6
2 n
A | t
B L
A 2
R R R C
2 Cin D 1
1 n n
n
A t
A B 1 L
B 2C 2
OUT = D + A • (B + C)
DEPENDENCIA DEL RETARDO CON EL FAN-IN
Modelo RC distribuido
tpHL = 0.69 Reqn (C1 + 2C2 + 3C3 + 4CL)

A B C D
El retraso de propagación se deteriora
rápidamente en función del abanico de
A CL entrada, en el peor de los casos
B C
3 quadratic Compuertas con
C C
tp (psec)
un fan - in > 4 se
2
D C tpHL tp deben evitar.
1 tpL
fan-in linear
H

DISEÑO DE CMOS COMPLEJAS
1. Dimensionamiento del transistor:

Debe ser tan largo como lo permita la Capacitancia del fan-out.
2. Dimensionamiento progresivo: InN MN CL

El transistor más grande debe ser el más lejano a la salida
(reducción del 20% delay). In3 M3 C
M1 > M2 > M3 > … > MN 3
In2 M2 C
2
In1 M1 C
3. Ordenamiento de los transistores.
1

4. Ordenamiento de los transistores

Acortar el camino crítico de tal manera que se atraviesen menos componentes.
critical path critical path
charged 0→1
In3 1 M3 CL In1 M3 CLcharged
In2 1 M2 In2 1 M2 C discharged

C charged
In1 2 In3 1 M1 2
C discharged
M1 C charged
0→1
1 1
El retardo está determinado por el El retardo está determinado por el

tiempo de descarga de CL, C1 and C2 tiempo de descarga de CL

5. Estructuras lógicas F = ABCDEFGH

alternativas.
6. Separar el fan in del

fan out utilizando
buffers.
CL CL

DIMENSIONAMIENTO DE CAMINOS CRÍTICOS
Con frecuencia, la capacidad de entrada de una ruta lógica está restringida.

1. La lógicapresenciales
Clases también tiene que conducir alguna capacitancia.
y participativas.
Ejemplo: la carga de ALU en un microprocesador de Intel es de 0.5pF
¿Cómo dimensionamos la ruta de datos de ALU para alcanzar la velocidad máxima?
In Out
Para N buffers:
Ci+1/Ci = Ci/Ci-1 1 2 N
CL
N: Ci+1/Ci ~ 4
(in units of τinv)

LÓGICA DE RELACIÓN
Cuando el objetivo es reducir el número de dispositivos respecto a la CMOS:


LÓGICA DE RELACIÓN

CARGAS ACTIVAS

LÓGICA SECUENCIAL CMOS
1. El elemento de almacenamiento básico en

lógicapresenciales
1. Clases CMOS estática es un doble inversor
y participativas.
realimentado.
2. Posee dos puntos estables: A y B
2.3.Puntualidad y trabajo
Posee un punto en equipoC.en evaluaciones y entrega de trabajos.
metaestable

LATCHES
Biestables tipo D disparados por nivel alto:
1. Si CLK = 1 transmite la entrada a la salida
2. Si CLK = 0 la salida permanece estable al
último valor de la entrada cuando CLK = 1

FLIP - FLOP
1.Biestable
Clases presenciales y participativas.
tipo D disparado por flanco de subida. Cuando CLK pasa de 0 a 1 transmite
la entrada a la salida.
Sus parámetros son:
Tsetup: tiempo de estabilidad de la entrada antes del flanco de reloj.

Thold: Tiempo mínimo de estabilidad de la entrada después del flanco de reloj.

LÓGICA PSEUDO - NMOS
1.
LosClases presenciales
circuitos y participativas.
CMOS-complementarios
ofrecen unos consumos muy bajos pero
requieren un número relativamente alto de
transistores
2. Puntualidadpara yimplementar
trabajo en las puertas
equipo en evaluaciones y entrega de trabajos.
lógicas básicas.
Como
3. Uso norma general, toda
de referencias puerta de N
bibliográficas.
entradas requiere 2N transistores.
4.
La Cuatro evaluaciones:
lógica pseudo-NMOS Desempeño
persigue académico y resolución de problemas.
alcanzar
mejores densidades de integración
reduciendo a 1 el número de transistores-p
necesarios para implementar cualquier
función.

LÓGICA PSEUDO-NMOS
1.
• Clases presenciales
En la lógica pseudo-NMOSy participativas.
la relación entre los factores de forma del transistor-p y la red de
transistores n debe tomar un valor concreto que, de no ser respetado, imposibilitará que el
circuito funcione correctamente.
• Si no se cumple la relación, el nivel de tensión a la salida de la puerta lógica se interpretaría
como un valor desconocido por las puertas a las que esta señal ataque.
• Uso
3. En ladelógica
referencias
CMOS no bibliográficas.
es necesario que los β de los transistores n y p cumplan una relación
especial para su funcionamiento. A lo mucho esta relación producirá una mayor o menor
simetría entre las señales al variar los tiempos de subida y bajada.
• La ventaja fundamental de la pseudo-MOS es la reducción del número de transistores.
• La desventaja radica en la existencia de un consumo estático, más elevado que el CMOS.

CONCLUSIONES

ESFUERZO LÓGICO

Gate delay:
d=h+p
2. effort delay
Puntualidad intrinsic
y trabajo en delay
equipo en evaluaciones y entrega de trabajos.
Effort delay: p – intrinsic delay (3kRunitCunitγ) - gate parameter ≠ f(W)

3. Uso de referencias bibliográficas. g – logical effort (kRunitCunit) – gate parameter ≠ f(W)
h=gf f – effective fanout
4. Cuatro evaluaciones: Desempeño académico yNormalize

resolución de problemas.
everything to an inverter:
logical effort effective fanout = Cout/Cin
ginv =1, pinv = 1
Logical effort is a function of topology,
independent of sizing Divide everything by τinv
Effective fanout (electrical effort) (everything is measured in unit delays τinv)
is a function of load/gate size Assume γ = 1.

El inversor tiene el menor

esfuerzo lógico y el retardo
1.intrínseco
Clases presenciales y participativas.
de todas las puertas
CMOS estáticas.

El esfuerzo lógico de una
compuerta presenta la relación
3.entre
Uso su
de capacidad
referencias bibliográficas.
de entrada y
la capacidad del inversor
cuando se dimensiona para
4.suministrar
Cuatro evaluaciones: Desempeño académico y resolución de problemas.
la misma corriente.
El esfuerzo lógico aumenta con

la complejidad de la puerta.
g=1 g = 4/3 g = 5/3

REDES MULTI ESTADO
Cuando cada estadio tiene el mismo esferzo:
Stage effort: hi = gifi

Path electrical effort: F = Cout/Cin
Path logical effort: G = g1g2…gN Esfuerzos: g1f1 = g2f2 = … = gNfN
Branching effort: B = b1b2…bN Fan- out efectivo en cada esfuerzo:
Path effort: H = GFB
Retardo mínimo en el path:
Path delay D = Σdi = Σpi + Σhi

NÚMERO ÓPTIMO DE ESTADOS
Para una determinada carga y capacitancia de

entrada, el óptimo número de estados y
dimensionamiento es:
g=1 g = 5/3 g = 5/3 g = 1

f=a f = b/a f = c/b f = 5/c
Effective fanout, F =
G=
H=
Substitute ‘best stage effort’ h=
a=
b=

MÉTODO DEL ESFUERZO LÓGICO

1. Calcular el esfuerzo de la ruta: F = GBH
2. Encontrar el mejor número de etapas
2. Puntualidad
N ~ log4F y trabajo en equipo en evaluaciones y entrega de trabajos.
3. Calcular el esfuerzo de la etapa f = F1 / N
4. Dibujar el camino con este número de
etapas.
5. Comenzar con cualquiera de los extremos,
6. Encontrar tamaños: Cin = Cout * g / f

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Lógica CMOS Estática

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4. Introducción a los nanomateriales. 4. Nanomateriales

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El retraso depende del patrón de entradas:

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Input Data Delay

2. Puntualidad y trabajo en equipo en evaluaciones y entregaA=1,

4. Cuatro evaluaciones: Desempeño académico y resolución de A=1, B=1→0

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tpHL = 0.69 Reqn (C1 + 2C2 + 3C3 + 4CL)

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1. Dimensionamiento del transistor:

2. Dimensionamiento progresivo: InN MN CL

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4. Ordenamiento de los transistores

critical path critical path

In2 1 M2 In2 1 M2 C discharged

El retardo está determinado por el El retardo está determinado por el

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5. Estructuras lógicas F = ABCDEFGH

6. Separar el fan in del

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Con frecuencia, la capacidad de entrada de una ruta lógica está restringida.

(in units of τinv)

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Cuando el objetivo es reducir el número de dispositivos respecto a la CMOS:

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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1. El elemento de almacenamiento básico en

3. Uso de referencias bibliográficas.

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Tsetup: tiempo de estabilidad de la entrada antes del flanco de reloj.

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1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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Effort delay: p – intrinsic delay (3kRunitCunitγ) - gate parameter ≠ f(W)

4. Cuatro evaluaciones: Desempeño académico yNormalize

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