MICROELECTRÓNICA

Técnicas de Fabricación

MsC. Luz Adanaqué

 CONTENIDO DEL CURSO

1. Técnicas de diseño y fabricación.

Circuitos Integrados híbridos.
Proceso planar, isoplanar.
Fotolitografía, etching. 1. Diseño/
Metodología Top/down. fabricación

2. Modelamiento de circuitos integrados.

Circuitos CMOS estáticos 2. Modelamiento
Circuitos CMOS dinámicos
3. Test/Verificación
Circuitos a capacitores conmutados

3. Metodología de Test y verificación. 4. Dispositivos VLSI

Fallos y errores, control y observabilidad.
Técnicas de testeo.

4. Introducción a los dispositivos VLSI.

ASIC, FPGA, circuitos semi-custom, full-custom, retos y desafíos del diseño con nano materiales

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 ASPECTOS COMPARATIVOS ENTRE TRANSISTORES CMOS Y BIPOLAR

1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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 CONCEPTOS PREVIOS

Tipos de Silicio:
1. ClasesSilicio
presenciales y -participativas.
amorfo, SiO2 Dieléctrico.
Silicio cristalino: Material base
Silicio policristalino
2. Puntualidad y trabajo (polisilicio):
en equipo Puerta MOS
en evaluaciones y entrega de trabajos.

3.Energía
Uso dedelreferencias
gap: (Bc - Bv) bibliográficas.
Eg < 2eV : Material metal o semiconductor. (Si : 1.12 eV)
4. CuatroEgevaluaciones:
> 2eV : Material Desempeño
dieléctrico oacadémico
no conductor. (SiO2 : 5eV, diamante
y resolución : 8eV)
de problemas.

Dopajes:
Cristal N: Introducción de electrones (cargas negativas: fósforo, arsénico)
Cristal P: Introducción de cargas positivas (agujeros/lagunas : Boro)

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 CONCEPTOS PREVIOS

Tipos de dieléctricos:
SiO2 : Baja capacidad dieléctrica.
Si3N4: Nitruro de Silicio. Alta capacidad dieléctrica.
Orgánicos: Poliamidas, capacidad dieléctrica intermedia.

Tipos de conductores:
Polisilicio: Soporta temperaturas elevadas.
Metales: Aluminio, baja Tfusión, no soporta los procesos térmicos (Intel usa Cu)

Tecnologías de implementación
Planar: Oblea de Silicio utilizada para hacer la circuitería.
Bulk: Utiliza todo el grosor de la oblea (0.5mm) llamado sustrato.

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 SALAS BLANCAS
Necesidad de controlar la contaminación o calidad de aire en
determinados procesos.
1. Clases presenciales y participativas.
Existen en:
Electrónica: Ordenadores, televisores,etc.
2.Semiconductores:
Puntualidad Producción
y trabajodeen equipo
circuitos en evaluaciones y entrega de trabajos.
integrados.
Industria micromecánica: Giroscópios, etc.
3.Óptica:
Uso Equipos láser, lentes,bibliográficas.
de referencias etc.

Sus
4. características son:
Cuatro evaluaciones: Desempeño académico y resolución de problemas.
Clase: Número de partículas (> 0.5 micras) por pie cúbico.
Flujo de aire: > 25 metros/minuto.
Agua para limpieza : Ultra pura, sin Fe, Na, Cu.
Geografía: Aislada de vibraciones externas.

Turkish Aerospace Industries, Ankara, Turquía, 2018.

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 PROCESOS TECNOLÓGICOS BÁSICOS
OXIDACIÓN
Es el aislamiento entre pistas del C.I con una capa de SiO2 entre ellas. Existe la oxidación húmeda y la
1.oxidación
Clases seca.
presenciales y participativas.
DEPOSICIÓN
2.Colocación sobreylatrabajo
Puntualidad oblea unaencapa fina de
equipo enPoliSilicio o Al, que
evaluaciones y es recortada
entrega de (fotolitografía)
trabajos. y origina las
pistas conductoras o aislantes. Existe la PVD y la CVD.

3. Uso de referencias bibliográficas.

GRABADO
Elimina selectivamente un material de las zonas donde no se haya protegido.
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

DIFUSIÓN E IMPLANTACIÓN IÓNICA

Movimiento de los átomos dentro de un sólido utilizando altas temperaturas (dopar la oblea). Mientras
que la implantación iónica se usa cuando se debe controlar el espesor de la zona a dopar

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 FABRICACIÓN DE CIRCUITOS INTEGRADOS

El wafer de Silicio:
1. Clases presenciales y participativas.
- Métrica importante: Densidad de defectos en el material base.
- Obleas de 10 - 30 cm de diámetro, 1mm de grosor.
2. Puntualidad y trabajo
- Dopaje: 2x1021 en equipo en evaluaciones y entrega de trabajos.
impurezas/m3

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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 PROCESO DE FABRICACIÓN CMOS

Definición de áreas activas

Se realiza una secuencia completa de
Grabar y rellenar zanjas
fotolitografía por cada capa (máscara)
1. Clases presenciales y participativas.

Se construye del fondo hacia arriba:

Implantación de regiones de pozo
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

- Metal tipo 2.
3. UsoDeposición y posicionamiento
de referencias de la
bibliográficas.
capa de poliSilicio - Metal tipo 1.
- PoliSilicio.
4. CuatroImplantación
evaluaciones: Desempeño
de la fuente, el académico y resolución de problemas.
drenador y los contactos del - Difusión de la fuente
substrato. y el drenador.
Creación de contactos y vías. - Pozos y áreas activas.
Depósito y posicionamiento de capas
de metal

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 PROCESO FOTO LITOGRÁFICO

1.ElClases
1. materialpresenciales
se oxida. y participativas.
2. Máscara óptica para transferir el diseño.
3.
2.Revestimiento
Puntualidadfotoresistente.
y trabajo en equipo en evaluaciones y entrega de trabajos.
(máquina de foto grabación).
4.
3.Baking:
Uso deSensibilización
referenciasdel material expuesto.
bibliográficas.
5. Desarrollo fotoresistente.
6.
4.Grabado
Cuatro con ácido.
evaluaciones: Desempeño académico y resolución de problemas.
7. Girar (enjuage y secado)
8. Remoción del material fotoresistente que no quedó
protegido.

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 MODELADO FOTOLITOGRÁFICO
1. Oxidación
2. Revestimiento fotoresistente.
1. Clases presenciales y participativas.
3. Exposición escalonada.
4. Desarrollo fotoresistente y horneado
2.5.Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
Grabado con ácido.
Sin exposición (PR negativa)
3. Uso deCon
referencias bibliográficas.
exposición (PR positiva)
6. Girar (enjuage y secado)
4.7.Cuatro
Pasos deevaluaciones:
procesamiento.Desempeño académico y resolución de problemas.
Implantación iónica.
Grabado con plasma (camada de Cromo)
Deposición del metal.
8. Remoción del material fotoresistente.

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 MODELADO DEL SiO2

1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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 DIFUSIÓN E IMPLANTACIÓN IÓNICA

1. El área que será dopada se expone (fotolitografía).

2. Luegopresenciales
1. Clases se realiza una difusión o implantación iónica.
y participativas.

DEPOSICIÓN
2. Puntualidad Y
y GRABADO QUÍMICO
trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias
1. PatRón bibliográficas.
de enmascaramiento (fotolitografía).
2. Depósito del material sobre el wafer
4. Cuatro evaluaciones:
(CVD) Si3N4 Desempeño académico y resolución de problemas.
Deposición química del poliSilicio
Pulverización (Al)
3. Retiro del material no deseado
(Corrosión en seco y corrosión por plasma)

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 COMPUERTAS AUTO ALINEADAS

1. Crear una capa delgada de óxido en las regiones activas, y una

1.capa
Clases
gruesapresenciales y participativas.
en los otros lugares.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

2. Depositar PoliSilicio.
3. Uso de referencias bibliográficas.

4.3. Cuatro evaluaciones:

Grabar el Desempeño
óxido delgado de la región académico y resolución
activa, el PoliSilicio actúa de problemas.
como una máscara para la difusión.

4. Implantar el dopaje.

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 TECNOLOGÍA CMOS

Es necesario crear un nuevo sustrato,mediante:

1. Clases
Pozo npresenciales
sobre sustratoyp :participativas.
n well.
Pozo p sobre sustrato n : p well.
Twin hub: Ambos
2. Puntualidad pozos.en equipo en evaluaciones y entrega de trabajos.
y trabajo
SOI: Silicon on Isolator (pozos sobre asilante).
3. Uso de referencias bibliográficas.
La tecnología n well precisa de 7 máscaras:
Los pozos
4. Cuatro p
evaluaciones: Desempeño académico y resolución de problemas.
El área activa
Las puertas de los transistores
Zonas de drenador y fuente p y n.
Contactos, Metales, pasivación

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 PROCESO CMOS PARA UN INVERSOR

a. Pozo p d. Islas n
Vista final del
1. Clases presenciales y participativas. inversor CMOS

b. áreas activas
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
e. Contactos

3. Uso de referencias bibliográficas.

c. Puertas

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

d. Islas p f. Metalización

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 PROCESO SIMPLIFICADO DE UN INVERSOR CMOS

1. Clases presenciales y participativas.

PoliSilicio (Rojo)
Óxido delgado
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

n+ regiones
Definir el espesor del (fuente/drenador)
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.
óxido (naranja)
Implantación de máscara de
contacto.
Contacto de compuerta Metal (azul)
Selección de la región de
dopaje en el nmos

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 METALIZACIÓN AVANZADA

1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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 REQUISITOS DE EMPAQUETAMIENTO

1. Propiedades deseadas de un empaquetado:

Eléctricas: Bajos efectos parásitos.
1. Clases presenciales y participativas.
Mecánicas: Confiable y robusto.
Térmicas: Eficiencia en disipación de calor.
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
Económicas: De bajo costo.

3. Uso de referencias bibliográficas.

2. Wire bonding: Cableado
La parte disponible para conexiones es solo
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.
la periferia del chip
La conexión es un pin a la vez
Enfriamiento por detrás del chip.
Alta inductancia (1nH)

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 CHIP - TO - PACKAGE BONDING

Tradicionalmente, el chip está rodeado por el pad frame.

1. Clases presenciales y participativas.

Padsydetrabajo
2. Puntualidad metal: 100
en -equipo
200 um en
pitch.
evaluaciones y entrega de trabajos.

3. Uso de Hilos de oro conectan

referencias pads con package.
bibliográficas.

Lead
4. Cuatro frame distribuyen
evaluaciones: señales en
Desempeño el package.
académico y resolución de problemas.

Cuenta con un esparcidor de calor metálico

que ayuda con el enfriamiento.

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 CHIP TO PACKAGE - FLIP CHIP

Toda el área del chip disponible para conexiones E/S.

1. Clases presenciales y participativas.
Alineamiento automático.
Procesos de un solo paso (paralelo).
2. Puntualidad
Cooling yviatrabajo
balls (de en equipo
frente) y de en evaluaciones
espalda y entrega de trabajos.
si se requiere.
Match térmico entre el chip y el substrato requerido.
3. Uso de referenciasBaja
bibliográficas.
inductancia (0.1nH).

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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 FLIP CHIP BONDING

Los cables de interconexión contribuyen a las inductancias

parásitas.

Los empaquetados con buen diseño tienen muchas señales,

y capaz de poder.

Los flip chip coloca conexiones a través de la superficie, en

lugar de en la periferia.
Los pads de metal están cubiertos por soldadura.

El chip flip se coloca al revés, y se alinea cuidadosamente

con el package.
Se calienta para derretir la soldadura.

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 INTERCONEXIÓN PACKAGE - TO - BOARD

Los más antiguos son el método del agujero

pasante y el de montaje superficial.
1. Clases presenciales y participativas.
Existen otros, más modernos, como:

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

BGA (Ball Grid Array)
Pequeñas bolitas de soldadura.
3. Uso de referencias bibliográficas.
Económicas y de baja inductancia.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

CSP (Chip Scale Packaging)
Similar al BGA.
Empaquetado muy pequeño.

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 TIPOS DE EMPAQUETADO

1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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 MULTIPLE CHIP MODULE (MCM)

Aumenta el nivel de integración del sistema (menor tamaño)

1. Clases presenciales y participativas.
Decrece la carga de señales externas (mejor perfomance)
No hay empaquetamiento de chips individuales.
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

3.Problemas
Uso de referencias
con el die: bibliográficas.
- Tolerancia a fallas en un chip: 95%
4. Cuatro evaluaciones:
- Rendimiento de un MCM Desempeño académico y resolución de problemas.
con 10 chips
(0.95)10: 60% (aprox)
- Problemas de enfriamiento.
- Alto costo.

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 REFERENCIAS BIBLIOGRÁFICAS

1. Basic VLSI Design, Douglas A. Pucknell. Capítulo 2.

1. Clases presenciales y participativas.

2. Single chip CMUT arrays with integrated CMOS electronics: Fabrication Process Development
2. and
Puntualidad y trabajo
Experimental en equipo
Results, Jaime en evaluaciones y entrega de trabajos.
Zahorian.

3. Uso de referencias
3. Silicon bibliográficas.
Nanowire Transistors, Ahmet Bindal.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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