Universidad de Sevilla

Facultad de Física

CIRCUITOS INTEGRADOS

DISEÑO Y SIMULACIÓN DE UN AMPLIFICADOR

OPERACIONAL CMOS CON COMPENSACIÓN MILLER

Autores:

Antonio Jiménez Recio

Marco Antonio Lugo Valle

Junio 2022
Índice

1. Objetivos 2

2. Descripción de la práctica 2

3. Relaciones y planos de diseño 3

4. Uso de Cadence 14

5. Conclusión 40

1
1. Objetivos

El objetivo de esta práctica es realizar un OTA de dos etapas y diseñarlo para unas
especificaciones concretas. Por lo tanto, a lo largo de la práctica podremos:

Identificar las variables de diseño y como afectan al rendimiento del OTA.

Con el uso de una tecnología específica ser capaces de adaptarnos para dimensionar
una instancia del circuito que permita llegar a los objetivos establecidos previamente,

Realizar el esquemático con el fin de simularlo en corriente continua y alterna además

de testearlo, explorando su espacio de diseño.

Ser capaces de establecer posibles estrategias de optimización de diseño.

2. Descripción de la práctica

El amplificador CMOS de una etapa que hemos estado desarrollando a lo largo de las an-
teriores prácticas tiene limitaciones importantes en cuanto a maximizar la ganancia y la
excursión de salida. Por lo tanto, en esta práctica de verá una arquitectura de dos etapas
que es capaz de resolver estos problemas. Nuestro amplificador CMOS estará polarizado
por una corriente Ibias que conformará un espejo de corriente lo que nos asegura una ma-
yor fiabilidad que si utilizamos tensiones, ya que en las funciones de transferencia van al
cuadrado respecto a la tensión. Por otra parte, como usamos un amplificador operacional
de transconductancia de dos etapas la ganancia que podremos obtener será muy elevada
propia de aplicaciones de gran precisión. Sin embargo, una de las desventajas de este cir-
cuito es que introduce un polo adicional en el amplificador, que afecta a la estabilidad de
los sistemas de control realimentados, o también conocidos como sistemas de control lazo
cerrado. No obstante, al final de la práctica se propondrán algunas técnicas para resolver
dichos problemas.
En la práctica por tanto se pretende diseñar un amplificador operacional de transconduc-
tancia (OTA), además el diseño estaba sujeto a las siguientes especificaciones:

VDD = 3.0V (VSS = 0V).

2
 Corriente de polarización: Ibias = 50 µA.

Ganancia Ao nominal: >90dB.

Rango de salida pico-pico téorico (OSW) = 2.4 Vpp (no olvide considerar un cierto
margen de seguridad en ambos extremos ∆=100 mV).

Carga a la salida Cload =1pF.

GBW>40MHz.

Margen de Fase cercano a 60.

Consumo de potencia deseado P=1,65mW

3. Relaciones y planos de diseño

Como hemos podido ver, estamos sujetos a unas especificaciones de diseño por lo que
primero analizaremos los valores de tensión de saturación vdsat de los distintos transistores
que componen mi amplificador OTA de dos etapas que figuran en la Figura 1.

Figura 1: . Esquemático de un amplificador de transconductancias (OTA o op-amp) con

compensación Miller.

Para estableces uno de los parámetros más relevantes en el diseño hacemos uso del Output
Swing (OSW) que nos han exigido, OSW=2,4 Vpp. Además, de la práctica 2 sabemos

3
que dicho valor teórico, que asegura que los transistores M5 y M6 trabajan en región de
saturación es OSW= Vomax − Vomin . Ambos valores, no son un misterio sino que sabemos
con certeza cuales son sus expresiones. Para el caso de la tensión máxima sabemos que:

Vomax = VDD − |vdsat6 |

y para el de la tensión mínima

Vomin = VSS + vdsat5

No obstante, hay otra especificación de diseño para asegurar el correcta función de am-
plificación del amplificador y es el margen de seguridad de 100mV. Puesto que hay que
añadir el margen a cada extremo de la curva del OSW, el valor de este para nuestro diseño
en específico valdrá:

OSW = VDD − |vdsat6 | − VSS − vdsat5 − 2∆ = 2, 4V pp (1)

Por lo tanto, y puesto que dichos valores los establecemos antes de realizar el propio
amplificador estableceremos una relación adicional en la que ambos transistores M6 y M5
tengan las mismas tensiones de saturación:

|vdsat6 | = vdsat5 (2)

Por tanto, introduciendo la Ec. 2 en la Ec. 1 tenemos que ambos transistores tendrán el
mismo valor de vdsat igual a 200mV. Una vez establecido estos valores es sencillo asignarle
un valor coherente para que sea consistente el comportamiento de nuestro amplificador.
Por una parte, en la parte superior del circuito de la Figura 1 vemos que se trata de un
espejo de corriente. Por análisis anteriores en la práctica 2 sabemos que para el correcto
espejado tenemos que establecer el mismo valor de tensión de saturación. Por lo que pa-
ra MP y M7 tenemos un valor 200mV también. Por otra parte, y aunque resulte menos
intuitivo, para M3 y M4, si tenemos una situación estática simétrica en la que in2=in1
entonces los valores de tensión en los drenadores y las puertas coincidirán. Por lo que a
efectos de punto de operación estos están actuando como si de un espejo de corriente se
tratara y por tanto, al igual que para MP y M7, para M3 y M4 buscaremos que tenga el

4
mismo valor de saturación que para el transistor M5, 200mV. Para el caso de las tensiones
de saturación del par diferencial hallaremos más adelante una expresión para ellos, de
momento diremos que se suelen usar unos valores entre 100-200mV. En la Tabla 1 quedan
reflejados nuestros valores obtenidos.

|vdsatP | (mV) |vdsat6 | (mV) |vdsat7 | (mV) vdsat3 (mV) vdsat4 (mV) vdsat5 (mV) |vdsatpardif | (mV)
200 200 200 200 200 200 100-200

Tabla 1: Tensiones de saturación de los transistores que conforman el OTA de dos etapas

Ya tenemos los valores de tensión de saturación, una vez aquí vamos a fijar otros aspec-
tos relevantes. En nuestro análisis al colocar los transistores en paralelo aseguro que las
tensiones de saturación no se van a ver alterada por lo que por lo que podemos analizarlo
en función de las multiplicidades, que de forma inteligente nos permitan separar las espe-
cificaciones estáticas y dinámicas. Por sencillez, fijaremos el valor de M1 = 1 y M2 = 2.
En este punto podemos establecer el valor de corriente en todos los transistores. Ya que
estos estarán relacionados únicamente con el valor de intensidad de polarización IBias y
las multiplicidades. De esta forma, recogemos en la Tabla 2 los valores de corriente en
cada transistor:

IBias (µA) I6 (µA) I7 (µA) I3 (µA) I4 (µA) I5 (µA) I1 (µA) I2 (µA)

50 100 100 50 50 100 50 50

Tabla 2: Corrientes de polarización de los transistores que conforman el OTA de dos

etapas

Con la Tabla 2 podemos determinar si se cumple la condición de ”offset” sistemático nulo,

ya que esta relaciona las corrientes que pasan por dos transistores que están conectados
entre sí, como por ejemplo el transistor M1 y M3. Por lo tanto si la corriente total que
pasa por los transistores tipo n de la etapa 1 y 2 son iguales a los tipo p podemos afirmar
que estamos en la condición de ”offset” sistemático nulo.

Offset sistemático nulo: I1 +I2 +I6 =I3 +I4 +I5 = 200µm= 200µm

5
Por lo tanto, se cumple dicha condición.
Por último queda determinar los parámetros geométricos de nuestros transistores. Como
se vio en la práctica anterior y como es sabido, si los transistores trabajan en saturación,
la corriente estará relacionada con las tensiones de saturación de la forma que aparece en
la Ec. 40.
k′ W
 
ID = (vdsat )2 (3)
2 L
En esta ecuación nos es conocido todas las variables a excepción de W y L, y es que el
resto han quedado fijadas. k’ no es misterio ya que dependen de las propiedades físicas
del propio transistor y al ser este el que se ha llevado usando a lo largo de las anteriores
prácticas tenemos la posibilidad de extraerlo de uno de nuestros documentos anteriores.
Por lo tanto, dependiendo si este es un transistor Mosfet tipo p o n el valor cambiará,
siendo mayor en los tipo n debido a la mayor movilidad de los electrones. Así para el tipo
n será

kn′ =1,65E-04 A/V 2

y para el tipo p tendremos que

kp′ =4,11E-05 A/V 2

Por otra parte, tenemos que fijar uno de los dos parámetros geométricos. En nuestro caso
será el valor de L. Estableciendo el mismo para todos los transistores:

L=0,5µm

En este punto, para seguir realizando el desarrollo hay que dar un valor a la tensión de
saturación de los transistores que conforman el par inversor, este valor será de unos 150
mV. Una vez aquí, mostramos en la Tabla 15 los valores de la anchura de la puertas WN ,
WP y W1 .

WN (um) WP (um) W1 (um)

7,5 30 54

Tabla 3: Anchuras de las puertas de los distintos transistores fijando una tensión de
saturación para M1 y M2 de 150mV

6
Una vez fijadas todos las variables determinantes para poder controlar el funcionamiento
de nuestro amplificador vamos a desarrollar como afectan estas a los parámetros de es-
pecificación. No obstante, previo a este desarrollo vamos a hacer un análisis del circuito
más profundo.
El circuito de la Figura 1 podemos decir que hay dos etapas representadas en la Figura 2
y 3:

OTA simple con entrada pmos.

Amplificador en fuente común con entrada nmos.

Figura 2: OTA simple con entrada pmos.

Figura 3: Amplificador en fuente común con entrada nmos.

El circuito en conjunto hace uso de un espejo de corriente para emplearlo como carga
activa y polarizar de esta forma los transistores del par diferencial, siendo este un método
eficaz al fijar la corriente y no la tensión, ya que lo errores que puede introducir pueden
ser mayores al mantener la tensión una relación cuadrática con la intensidad.

7
Ahora bien, entramos en el OTA simple con entrada pmos (Figura 2, en este caso aparece
el par diferencial. El par diferencial está compuesto por dos transistores, estos dispositivos
introducen una ganancia que es igual a:

vout1 = A0 (vin1 − vin2 ) = A0 vd (4)

Siendo vd la señal de entrada diferencial. Además, podemos definir la entrada en modo

común como:
vC = vin1 + vin2 (5)

Esto nos permite expresar las tensiones de entrada como:

vd
vin1 = vC + (6)
2
vd
vin2 = vC − (7)
2
Por tanto, en la rama de la izquierda, el transistor M1 produce una corriente en pequeña
señal que se relaciona con el valor de su transconductancia y rango diferencial:

−vd
id1 = gm1 (8)
2

Ahora bien, los dos transistores M3 y M4 de la parte inferior de la Figura 2 espejan la

corriente y si tenemos en cuenta la corriente que pasa por el transistor M2:

vd
id2 = gm2 (9)
2

Tenemos que la primera etapa contribuye con una corriente en pequeña señal que es:

iout1 = gm1 vd (10)

Suponiendo que los valores de transconductancia del transistor M1 y M2 son iguales.

La corriente es dirigida a la segunda etapa, en este caso tenemos un amplificador en
fuente común con entrada nmos. Ahora bien, queremos analizar ciertos parámetros de
especificación para ver como infiere los valores ya estudiados a lo largo de la práctica.
Ganancia Ao :
La ganancia Ao puede hallarse separando el problema en cada cada una de las etapas del

8
amplificador, ya que la ganancia total será el producto de la ganancia obtenida en cada
etapa, por consiguiente las ganancias Ao1 y Ao2 son:

−gm1
Ao1 = −gm1 rout1 = (11)
gds1 + gds3

−gm5
Ao2 = −gm5 rout2 = (12)
gds5 + gds6
Ahora bien, como se ha dicho, la ganancia total del amplificador será el producto de la
ganancia en cada etapa:

−gm1 −gm5
Ao = Ao1 Ao2 = (13)
gds1 + gds3 gds5 + gds6

Rango de entrada en modo común CMR:

Se refiere al intervalo de tensiones de entrada con el que nos aseguramos que los transis-
tores trabajen en saturación. Por lo tanto:

CM R = vin max − vin min = VDD − |vdsat5 | + vdsat1 − vth1 − 2∆ (14)

Rango de salida o Output Swing (OSW):

Esto ya ha sido analizado anteriormente y teníamos:

OSW = vo max − vo min = VDD − |vdsat6 | + vdsat5 − 2∆ (15)

Frecuencia de ganancia unitaria ωu :

Esta se considera como el producto ganancia-ancho de banda tomando la consideración de
polo dominante, el polo dominante es el que introduce la capacidad CC . Esta disposición
se conoce como efecto Miller, que indica que un capacitor conectado entre la entrada y
salida de un amplificador (capacitor flotado), es equivalente a tener dos capacitores uno de
ellos conectado en el nodo de entrada y el otro en el de salida. El efecto que introduce la
compensación Miller en un amplificador de dos etapas, es que el capacitos CC forma una
red de compensación que permite aplicar una retroalimentación negativa con un margen
de fase PM de 60◦ , asegurando de esta forma un sistema estable. Dicha compensación se
realiza convirtiendo el amplificador en un sistema de polo dominante mediante el efecto
Miller, ”, que separa los dos polos del amplificador mediante el capacitor de compensación,
haciendo dominante al polo del par diferencial y al polo del amplificador fuente común lo

9
desplaza a frecuencias superiores a la del GBW. Además, para que dicho PM esté cercano
al valor de estabilidad se tiene que cumplir que:

CC > 0, 22CL (16)

Una vez aclarado esto, la frecuencia de ganancia unitaria es:

1
fp.d = (17)
2πCC

Y por tanto, podemos decir que nuestra GBW puede relacionarse como:

gm1
GBW = Ao fp.d = (18)
2πCc

Margen de fase PM:

Se define como la diferencia entre 180◦ y la fase de la función de transferencia en bucle
abierto cuando la frecuencia toma el valor de la frecuencia unitaria. Esta se obtiene a
través de la función de transferencia. Puesto que para nuestro análisis vamos a tener que
realizar el análisis en pequeña señal, las funciones de transferencia se hallarán ahora. Por
ello hay que separar dos casos distintos. Uno en el que compensamos el OTA y otro en el
que no. Para el caso en el que no realizamos la compensación Miller, nos apoyaremos en
la Figura 4.

Figura 4: Circuito equivalente en pequeña señal OTA de dos etapas sin compensación
Miller.

El valor de las impedancias de salida de la primera etapa (par diferencial) y la segunda

(fuente común) es:
1
rout1 = (19)
gds1 + gds3

10
 1
rout2 = (20)
gds5 + gds6
Y para los capacitores de salidas hay que recurrir a las capacidades parásitas, para C1 y
C2 tenemos que:
C1 = cjd2 + cgd2 + cjd4 + cgd4 + cgs5 (21)

C2ef f = C2 + CL = Cjd6 + Cjd5 + Cgd6 + CL (22)

Si aplicamos LCK en el dominio de Laplace al nodo vout1 y vo tenemos las siguientes

ecuaciones:
1
 
gm1 vin + (vout1 − vin )gds1 + + sC1 vout1 = 0 (23)
rout1
1
 
gm5 vout1 + + sC2ef f vo = 0 (24)
rout2
Si consideramos la compensación Miller, en este caso tendremos un circuito en pequeña
señal equivalente como el que aparece en la Figura 5.

Figura 5: Circuito equivalente en pequeña señal OTA de dos etapas con compensación
Miller.

Para este caso, al aplicar LCK en los distintos nodos obtenemos:

1
 
gm1 vin + (vout1 − vin )gds1 + + sC1 vout1 + (vout1 − vo )sCc = 0 (25)
rout1

1
 
gm5 vout1 + + sC2ef f vo + (vo − vout1 )sCc = 0 (26)
rout2
El efecto Miller introduce un término más, esto genera que aparezca el polo dominante
que buscamos en la función de transferencia. En la siguiente Tabla 4 , recogeremos los
polos y ceros para que se pueda observar de forma más clara como desplaza el polo al
compensar.

11
 Sin compensación Con compensación
Pdominante − rout11 C1 − gm5 rout11rout2CC
P2 − rout21C2ef f − Cg2ef
m5
f

Cuando el diseño lo requiera

P3 ∼0
será considerado
gm1 gm1
Pz1 cgd1
∼ cgd1

Pz2 ∼0 gm5
CC

No aparece por no Existe pero también lo

Pz3
estar este compensado ignoramos en el análisis
GBWu Depende gm1
CC

Tabla 4: Polos y ceros para el amplificador con y sin compensación Miller

En la respuesta en lazo abierto del amplificador, el polo en el nodo vout1 se hace dominan-
te debido al efecto Miller. El valor del dicho polo aparece en la Tabla 4, al igual que el
segundo polo está determinado por el valor de la transconductancia de M5 en la segunda
etapa. Además, el valor de la transconductancia de este transistor produce un cero, nor-
malmente se introduce una resistencia de valor 1/gm5 con el fin de desplazar este cero a
valores de muy alta frecuencia.
Por tanto, la distancia entra la fase y la situación de inversión será:

GBW GBW GBW

     
P M = 180 − arctg
◦
− arctg − arctg (27)
Pdominante P2 Pz1
Slew Rate SR:
El Slew-Rate es un efecto no lineal en los amplificadores. Representa la incapacidad de un
amplificador para seguir variaciones rápidas de la señal de entrada. Se le define como la
máxima tasa de cambio en el voltaje de salida cuando el voltaje de entrada cambia. Por
tanto, esta viene dada como:
IQ ∆Vo
SR = = (28)
CL ∆t

Setting time a 1 %:
Tiempo de establecimiento del 1 % en configuración “buffer” para una entrada escalón
de amplitud conocida, asumiendo una configuración de polo dominante. El tiempo de
estabilización se define como el tiempo necesario para que la tensión de salida alcance el

12
99 % del valor en estado estacionario.

1
!
Ts1 % = GBWu ln (29)
0, 99

Una vez obtenidas las Ec. 11, 12, 14, 15, 18, 42 y 29 formamos una Tabla 5 para poder
analizar como varían de forma más visual.

Lp,n Wp,n L1 W1 IQ CL
Ao = Ao1 Ao2 ↑ - ↓ ↑ ↓ -
fu - - ↓ ↑ ↑ ↓
CMS ↓ ↑ ↓ ↑ - -
OSW ↓ ↑ ↓ ↑ ↓ -
PM - - ↑ ↓ ↓ ↑
SR - - - - ↑ ↓
TS1 % ↓ ↑ ↓ ↑ ↓ ↑

Tabla 5: Relación con las variables de diseño y los parámetros especificados

Hasta ahora no se ha estado trabajando en lazo abierto, no obstante si quisiéramos es-

tablecer una configuración como ”buffer” habría que establecer a que terminal hay que
conectar la salida vo , y es que para mi sistema de control en lazo abierto es determinante
saber donde conectarlo para establecer una retroalimentación negativa. Por tanto, la en-
trada del ”buffer” tiene que ir a la rama positiva y la realimentación será por consiguiente
negativa. Para ello, hay que analizar cuál de los dos terminales in1 e in2 es el positivo.
Para ello, vamos a hacer un análisis de las dos etapas del amplificador.
En el caso de que la tensión vout1 aumente, vemos que vout tiene que bajar por lo tanto en
la etapa 2 se produce una inversión. Por otra parte, si nos centramos en el transistor M2,
en el caso de que aumente la tensión cmi lo que provocamos es una bajada en la corriente
y por tanto una bajada en la tensión vout1 , esto quiere decir que tendremos una ganancia
negativa. Si relacionamos la ganancia entre vin asociada al terminal conectado a M2 y vout
será positiva porque los signos se cancelarán. Por otra parte, si aumentamos la tensión
vin y analizamos el transistor M1, en este caso, la tensión en el nodo vmirror bajará, lo que
provoca que vout1 aumente, esto quiere decir que en el conjunto de la primera etapa no hay
inversión, y que la unión de la primera con la segunda será por tanto negativa la ganancia,

13
lo que nos permite afirmar que esta será la rama negativa. Por tanto, si deseamos realizar
la configuración como ”buffer”, la entrada de este irá a la positiva y la retroalimentación
irá conectado a M1.

4. Uso de Cadence

En esta sección detallaremos el proceso de simulación del amplificador comparando en

todo momento los resultados obtenidos de forma analítica en la sección anterior.

Comenzaremos implementado el esquemático del amplificador, así como el circuito para

testear su funcionamiento

Figura 6: Esquemático de un amplificador de transconductancias (OTA o op-amp) con

compensación Miller.

14
 Figura 7: Circuito de testeo del amplificador.

En función de los requisitos del amplificador exigidos en la práctica, establecimos las

variables de diseño necesarias para nuestra simulación y las determinadas teóricamente
en la sección anterior, teniendo:

Cc Cload cmi Iibias Ln Lp L1 Wn Wp W1 M1 M2 Vddpw Vid Xvdd

0 1pF 1.075V 50uA 0.5um 0.5um 0.5um 8.9um 31.5um 55um 1 2 3V 0 1V

Tabla 6: Variables de simulación.

Dentro de estas variables escogidas para la primera simulación debemos mencionar que
la capacitancia de compensación se escogió nula en principio, ya que en las primeras
simulaciones determinaremos la ganancia mediante un análisis en AC de baja frecuencia
y con un barrido en DC sobre la tensión diferencial por lo cual no será relevante la
capacitancia de compensación.

Además, se aclara que la tensión en los terminales de entrada cmi se le ha dado el valor
señalado precisamente por lo explicado en la sección anterior, debe de estar dentro de un
rango de valores que nos asegure que todos los transistores del amplificador operen en la
región de saturación, este rango viene dado por la Ec. 14. Por simplicidad hemos escogido
el punto medio de este intervalo que será 1.075V.

Otra magnitud escogida en la simulación es Xvdd que no es más que un factor multipli-
cador a la tensión de entrada útil, si queremos variar rápidamente la tensión de entrada

15
para probar nuestro diseño y sus límites, por simplicidad se escogió con valor 1. Además,
al igual que con este valor, la tensión diferencial entre el terminal positivo y negativo Vid
se tomó para las simulaciones como 0, por simplicidad. No obstante, cuando se hagan las
simulaciones se aclarará previamente si alguna variable se ve modificada.

Una vez hemos determinado las variables de primera simulación, estudiamos el punto
de operación obteniendo resultados que se alejan de lo detallado teóricamente debido a
efectos de segundo orden, algunos de estos resultados son la intensidad que se copia en el
espejo de corriente y las tensiones de saturación determinadas por el OSW.

VdsatN (mV) VdsatP (mV) Vdsat1 (mV)

175,4 -187,1 -147,3

Tabla 7: Tensiones de saturación iniciales.

Como hemos podido observar, todas las Vdsat son ligeramente inferiores a los valores que
deseamos para nuestro diseño, así que teniendo en cuenta que la intensidad que hemos
impuesto es constante y que viene dada por la expresión:

k′ W
 
ID = (vdsat )2 (30)
2 L

Podemos deducir de esta que si disminuimos los valores de W para que la Id continúe
siendo constante aumentara la tensión de saturación. Haremos este proceso disminuyendo
poco a poco hasta obtener el valor de tensión de saturación deseado. Los valores idóneos
de cada W son finalmente:

WN (um) WP (um) W1 (um)

6,55 27 52,8

Tabla 8: Anchuras de las puertas de los distintos transistores halladas por simulación.

Y son estos valores los que nos aseguran las tensiones de saturación que buscamos, Table
9:

16
 VdsatN (mV) VdsatP (mV) Vdsat1 (mV)
200,1 -200,1 -149,9

Tabla 9: Tensiones de saturación halladas por simulación.

Como antes mencionamos, también podemos observar una cierta diferencia entre el valor
teórico de intensidad en el espejo de corriente y el real hallado en la simulación. Esta
diferencia se debe al efecto de modulación de canal, esta provoca una contribución asociada
a la resistencia gm7 lo que dalugar a una intensidad ligeramente superior al valor esperado.

Figura 8: Simulación espejo de corriente.

En este punto del desarrollo de la práctica hemos conseguido hallar las variables de diseño
iniciales del amplificador, permitiéndonos ahora estudiar su ganancia de cada etapa y la
total. Una vez tengamos estas ganancias experimentales podremos calcular las teóricas
mediante las ecuaciones detalladas en la sección anterior.

Para la ganancia teórica necesitaremos datos del punto de operación, estos datos son:

gm1 (A/V) gds1 (A/V) gds3 (A/V) gm5 (A/V) gds5 (A/V) gds6 (A/V)
539,1E-06 4,49E-06 3,75E-06 777,6E-06 6,13E-06 7,17E-06

Tabla 10: Transconductancias del OP.

Por lo tanto, los valores de ganancia de cada etapa y la ganancia total teóricas las hallamos
aplicando las ecuaciones antes mencionadas, Ecs. 11, 12 y 13:

17
 Ao1 Ao2 Ao
-65,42 -58,47 3825,14
36,31dB 35,34dB 71,65dB

Tabla 11: Ganancias teoricas.

Los resultados teóricos, como veremos a continuación en las gráficas realizadas mediante
simulación, son muy cercanos a los experimentales.

Estas simulaciones han sido realizadas tanto en barrido en DC como en AC a bajas

frecuencias.

Figura 9: Ganancia de la primera etapa y ganancia total del amplificador en AC.

Figura 10: Ganancia en DC del OTA sin compensación Miller frente a la tensión diferencial
entre los terminales de entrada vic .

18
En la Figura 9 podemos determinar también la ganancia de la segunda etapa, siendo
esta la diferencia entre la ganancia total y la ganancia en la primera etapa, si durante la
operación trabajamos con dB, en el caso de que tengamos los resultados de ganancia son
aplicar logaritmos para obtenerlos en dB, habría que obtenerlo realizando el ratio entre
la ganancia Ao1 y Ao , no obstante, este no ha sido el caso. Por lo tanto, de dicha figura
obtenemos el valor:

Ao2 = Ao − Ao1 = 71, 61dB − 36, 27dB = 35, 34dB (31)

Ao1 Ao2 Ao
36,27dB 35,34dB 71,61dB

Tabla 12: Ganancia total y de cada etapa.

Podemos observar que se aproxima mucho a las ganancias halladas teóricamente que
aparecen en la Tabla 11.

En cuanto a la ganancia de barrido en DC mencionar que la variable del barrido es Vid

la cual estimamos entre -5mV y 5mV para poder observar adecuadamente en la gráfica la
ganancia, ya que si hubiésemos estimado un intervalo para el barrido mayor, debido a la
gran ganancia que tiene el amplificador operaria en la mayoría del intervalo en saturación
y sería difícil en la gráfica estimar la ganancia.

El resultado obtenido en la ganancia en DC es de 71,64dB, un valor muy próximo al

obtenido en AC de 71,61dB, la diferencia se podría explicar por como Cadence opera la
derivada de Vout frente a Vid . También es importante señalar que el cursor muestra la
ganancia en DC máxima, pero esta no es la que corresponde a una vid nula, sino para
unos 37,3 µV, lo que hace también introducir una diferencia entre el valor en DC y AC
de la ganancia Ao .

En la siguiente gráfica podemos observar ambas ganancias.

19
 Figura 11: Ganancia en barrido de DC y ganancia en AC a baja frecuencia.

Para terminar el análisis de la ganancia en lazo abierto de nuestro amplificador vamos a

representar el OSW que nos dará una medida de lo bueno que es nuestro amplificador y de
sus limitaciones. En la Figura 12 hemos marcado dos límites en la ganancia de 3dB y de
5dB para poder analizar OSW en ambos casos. Podemos observar que fuera de un cierto
margen de tensiones, la caída de la ganancia se produce de forma muy rápida debido a
que la resistencia de salida de los transistores cuando se acercan al límite entre óhmica y
saturación varía en varios órdenes de magnitud.

Figura 12: OSW del amplificador.

Si la aplicación de nuestro OTA requiere que la ganancia se encuentre entre intervalos de

20
3dB y 5d entonces la tensión de salida podrá tendrá un valor de OSW:

OSW3dB = 2, 04V (32)

OSW5dB = 2, 22V (33)

Hasta ahora hemos diseñado el amplificador para unas características dadas, pero se
requiere también optimizar el diseño para poder alcanzar una ganancia mínima de 90dB
y para ello deberemos de variar las variables de diseño del amplificador.

Para ello, iremos a la Tabla 5. Sabemos que la resistencia a través de los transistores es
proporcional a la longitud del canal y como la ganancia es proporcional a la resistencia
de salida de los transistores podremos aumentar la ganancia en lazo abierto en pequeña
señal aumentando L, aunque luego debemos de variar las W para poder alcanzar de nuevo
las Vdsat especificadas en el diseño haciendo uso de la Ec. 40 para orientarnos y después
afinamos variando dicha anchura poco a poco en torno a ese punto.

En principio hemos aumentado la longitud de cada transistor al doble, siendo ahora de

1um.

Para obtener de nuevo las tensiones de saturación requeridas hemos variado poco a poco
la anchura del canal.

Wn (µm) WP (µm) W1 (µm)

13,6 57,9 112

Tabla 13: Nuevas W para aumentar la ganancia.

Las nuevas Vdsat quedaran:

VdsatN (mV) VdsatP (mV) Vdsat1 (mV)

200,3 -200,2 -150,2

Tabla 14: Nuevas tensiones de saturacion.

Con las nuevas variables de diseño modificadas hemos obtenido la ganancia que necesitá-
bamos con un cierto margen de seguridad, como en el caso anterior hemos simulado tanto

21
en AC a bajas frecuencias como en barrido de DC como podemos ver en las Figuras 13 y
14.

Se debe mencionar que al haber aumentado tanto la ganancia, la variable del barrido en
DC (vid ), que es la tensión diferencial entre las dos entradas del amplificador, se ha tenido
que reducir para poder observar en la gráfica el valor de esta ganancia debido a la gran
variación del valor de dicha derivada, lo que generaría que la representación fuese poco
clarificadora si hubiésemos mantenido el rango de la simulación anterior. Por lo tanto, en
esta simulación se ha hecho un barrido de -1,0 V a 1,0 V.

Figura 13: Nueva ganancia total y de la primera etapa.

Figura 14: Nueva ganancia en barrido de DC.

Podemos observar en la Figura 15 como se mantiene la similitud entre la ganancia en AC

y DC.

22
 Figura 15: Ganancia en DC y AC.

Obtendremos como resultado de variar las características geométricas de nuestro amplifi-

cador la siguiente ganancia por cada etapa y total:

Ao1 Ao2 Ao
47,72dB 48,32dB 96,04dB

Tabla 15: Nuevas ganancias por simulación.

Cabe destacar que aunque hemos conseguido la ganancia que necesitábamos hemos au-
mentado para ello casi el doble la anchura de los transistores, lo cual influirá en aumentar
las capacitancias parásitas del circuito, lo idea sería sacrificar un poco la ganancia para
reducir todo lo posible las dimensiones del transistor, pero en este caso nos quedaremos
con las obtenidas para mantener un margen de seguridad en la ganancia y no ajustarla
en exceso.

Por último analizaremos como ha variado el OSW del amplificador con las nuevas modi-
ficaciones, teniendo en cuenta, como en el caso anterior, caídas en la ganancia de 3dB y
5dB

23
 Figura 16: OSW para la nueva ganancia.

Para estas nuevas geometrías el OSW para caídas de 3dB y 5dB y teniendo en cuenta que
el máximo de nuestra función derivada mostrada en la Figura 16 es de 96,04dB es:

OSW3dB = 1, 67V (34)

OSW5dB = 1, 93V (35)

Como era de esperar, el OSW se ha reducido, esto es algo esperado ya que al aumentar
las prestaciones en ganancia de nuestro amplificador el OSW disminuye, ya que la curva
alcanza un máximo mayor pero esta se hace a la vez más estrecha, como ha podido verse
en la Práctica 2[5]. Una vez hemos estudiado en lazo abierto nuestro amplificador vamos a
analizar como trabaja en lazo cerrado la entrada y salida. Para ello cambiaremos nuestro
esquemático a la configuración ”buffer”.

En este caso, un OTA en cadena cerrada operando como ”buffer”, es sabido que la tensión
de salida se relaciona con la de entrada de la siguiente manera.

Ao
Vout = Vin (36)
1 + Ao

Por lo tanto, cuanto más aumentemos el valor de ganancia, más se aproxima a la idealidad
del ”buffer”, lo que significa que la diferencia entre la tensión de entrada y salida es
aproximadamente nula.

24
 Figura 17: Esquemático del OTA conectado como ”buffer”.

Como podemos ver en la Figura 17, la tensión vid hace ahora referencia a la tensión de
entrada del terminal positivo y no a la diferencia de tensión del par diferencial como
estábamos trabajando en lazo abierto.

Figura 18: Vin y Vout .

Para poder estudiar el OSW y como se ajusta este con el especificado, analizaremos la
diferencia de ambas tensiones en todo el barrido, para el rango de tensiones en el que el
amplificador funciona correctamente ambas señales deben de ser aproximadamente iguales
y como podemos observar en la Figura 19 para las tensiones más bajas y más altas que
además están fuera de nuestro OSW se verá una cierta diferencia entre la entrada y salida
que corresponderá al cambio de saturación a óhmica de ciertos transistores que componen

25
nuestro diseño.

Figura 19: Diferencia entre tensión de entrada Vin y salida Vout .

Además, Cadence nos permite observar el cambio de región de operación de los transistores
en función de la tensión de entrada y nos centraremos en los transistores que llegados al
límite del OSW nos darán más problemas.

En la Figura 20 Cadence representa saturación con valor 2 y óhmica con valor 1, pudiendo
entonces observar porque se da esa diferencia en los valores de Vin y de Vout para tensiones
inferiores a 220mV, siendo el M5 el transistor que marca el límite inferior y para tensiones
mayores a 2,28V, siendo el transistor M1 el transistor que crea el límite superior.

Figura 20: Regiones de operación de los transistores M5 y M1.

La diferencia de las regiones de operación de estos transistores es debido a las Vdsat dadas
en el diseño. Como hemos planteado anteriormente, el transistor M5 es el que tiene un

26
mayor valor de tensión de saturación, mientras que M1 es el que posee el menor de los
valores de tensión vdsat , y estos valores son los que fijan el paso de óhmica a saturación y
viceversa.

Una vez hemos estudiado las características estáticas de nuestro amplificador, vamos a
hacer un estudio dinámico del mismo. Comenzaremos estudiaremos la potencia consumida
en nuestro diseño. En la sección anterior especificamos el cálculo teórico de la misma y a
continuación lo comprobaremos mediante simulación.

Nuestra potencia deseada es de 1,65mW, con la Ec. 37, podremos estimar M2 . En un

principio estimamos la multiplicidad M2 con valor 2 porque no nos iba a influir en nuestro
estudio estático, pero para la nueva especificación de consumo de potencia debemos ser
más estrictos con dicho valor. Partimos de que la potencia viene dada por:

P = (1 + 2M1 + M2 )Ibias Vdd (37)

Despejando la multiplicidad obtenemos:

P
M2 = − (1 + 2M1 ) = 8 (38)
Ibias Vdd

Una vez estimada la nueva multiplicidad vamos a estudiar los polos de nuestro diseño sin
tener aun en cuenta la compensación de Miller. Para ello haremos un análisis en AC de
nuestro amplificador en cadena abierta.

Para el cálculo teórico de los polos precisaremos de ciertos valores del punto de operación,
para ello implementaremos una nueva salida en Cadende en la que sumamos las respectivas
capacidades extraídas del punto de operación para obtener C1 con un valor de 559,6fF (Ec.
21. Para determinar la posición del polo aplicaremos la ecuación obtenida en la sección
anterior (Tabla 4).

Obtenemos teóricamente una frecuencia para el primer polo de Pdominante =610,9kHz, valor
que está muy lejos de lo obtenido mediante simulación, como veremos en la siguiente
gráfica:

27
 Figura 21: Simulación del primer polo sin compensación.

Esta gran diferencia entre el valor experimental y teórico se debe a que cuando no hay
compensación en el circuito, el segundo y tercer polo además de los ceros provocan una
variación en la magnitud y denota que la aproximación asintótica no es válida.

Podemos mejorar nuestros cálculos teóricos aplicando la aproximación de Miller, esta

consiste en introducir una nueva capacidad que sustituirá a C1 , esta nueva capacidad será
precisamente la C1∗ . Podemos definir esta capacitancia como la capacidad resultante al
colocar en paralelo a C1 con un nuevo término que consistirá en la multiplicación de la
ganancia de la segunda etapa por Cjd5 .

C1∗ = C1 + Cjd5 |Ao2 | (39)

El nuevo valor teórico de frecuencia para el primer polo es 28,14kHz, el cual se aproxima
mucho más al valor simulado, de 27,06kHz.

Vamos a averiguar también el ancho de banda unidad y el margen de fase estudiando la

gráfica de respuesta en AC.

28
 Figura 22: Ancho de banda sin compensación.

Figura 23: Margen de fase sin compensación.

Nuestro margen de fase podremos hallarlo con la expresión hallada en el apartado teórico
(Ec. 27), estableciendo de forma gráfica el valor del GBWu , que como podemos ver es
de 173,238MHz, que es la frecuencia para la cual la ganancia es de 0dB. Por lo tanto, el
margen de fase será:

P M = 180 − 211, 2 = −31, 2 (40)

El margen de fase obtenido de -31,2º no es un buen valor para nuestro diseño teniendo
en cuenta que el polo dominante estará en 90º. La situación ideal sería un margen de
fase de 60º, que aunque no llega al del polo dominante si que nos asegura una situación
críticamente amortiguada.

29
Vamos a comprobar como varían estas magnitudes introduciendo la compensación, em-
pezaremos con una capacidad de 1pF.

Tras la simulación podemos observar que el nuevo margen de fase será aproximadamente
de 40,5º por lo cual aún estamos lejos del valor deseado. Comprobaremos como varía
este margen de fase según variemos la capacidad de compensación tomando como valor
0,75pF. Para la nueva compensación, el margen de fase será de 33,5º valor, aún más
alejado que el anterior que los 60º que estamos buscando. Deberemos de aumentar la
capacidad de compensación hasta lograr el valor de margen de fase deseado, pero teniendo
en cuenta que el aumento de la capacidad trae consigo la consecuencia de la disminución
del producto bando de ancha unidad, haciendo el circuito más lento y estable. Puesto
que la velocidad del amplificador no entra en las especificaciones de diseño, no supondrá
problema aumentar el valor de la capacidad.

Variando poco a poco la capacidad de compensación hemos conseguido el margen de fase

buscado. La capacidad aplicada ha sido de 2,3pF dando lugar a un margen de fase de
60,27º. Como antes mencionamos, tanto el polo como el ancho de banda unidad dependen
de la capacidad de compensación, por lo cual será relevante obtener estos valores una vez
hemos compensado el amplificador.

El ancho de banda unidad del amplificador será de 33,03 MHz, que es un orden de mag-
nitud menor que lo que teníamos en caso no compensado.

El primer polo se habrá también desplazado y esta quedará 553,6Hz habiéndose reducido
mucho con respecto al caso no compensado.

En las siguientes gráficas podemos ver los resultado mencionados:

30
 Figura 24: Margen de fase con compensación.

Cabe destacar que el margen de fase sería 180º-119,73º, dando lugar al margen de fase
antes mencionado de 60,27º, como ya se ha mencionado anteriormente.

Figura 25: Polo dominante y GBWu con compensación.

Hasta el momento hemos estudiado el efecto de la compensación de Miller en cadena

abierta, ahora procederemos a estudiar la estabilidad del sistema en cadena cerrada.

Antes de comenzar nuestro análisis debemos de implementar una variación en el esque-

mático en cadena cerrada, quedando el siguiente esquemático:

31
 Figura 26: Esquemático para el estudio de la estabilidad.

Aplicaremos un análisis de estabilidad para estudiar el comportamiento en AC del OTA

en cadena cerrada. Para ello se variará nuestra Vid que en cadena abierta es la tensión de
entrada en el terminal positivo, en la sección anterior le dábamos un valor de 0V como
punto de operación, pero ahora como nos interesa estudiar la respuesta en AC en cadena
cerrada debemos impones una Vid que esté dentro del rango de tensiones en el cual opere
correctamente nuestro amplificador. Le daremos un valor de 1V por simplicidad.

Una vez hemos realizado la simulación podemos obtener información acerca del margen
de fase, el ancho de banda y la ganancia en lazo abierto mediante este nuevo análisis de
estabilidad.

El margen de fase del nuevo análisis nos da un valor de 59,5º que es ligeramente inferior
al estudiado en lazo abierto anteriormente, lo mismo ocurre con el ancho de banda que en
esta ocasión nos da un valor de 32,68MHz ligeramente inferior a los 33,03MHz obtenidos
anteriormente. Esta ligera disminución de ambas magnitudes se debe a que este análisis
está incorporando al estudio del amplificador la capacitancia de entrada.

Podremos observar también que la ganancia es prácticamente igual a la estudiada en el

análisis anterior del OTA.

32
 Figura 27: Ganancia y fase en lazo abierto mediante análisis stb.

La ganancia es muy similar a la obtenida en análisis previos, y para la fase se debe

mencionar que estará en valores negativos debido a que la realimentación es negativa.

Por último se pide estudiar como se comporta el amplificador ante un estímulo escalón
entre 600 mV y 900 mV, para ello haremos una pequeña modificación en el esquemático
del ”buffer” sustituyendo nuestra fuente de DC por una fuente de pulso para generar
señales de escalón para un periodo que definiremos como una nueva variable de diseño.

Comenzamos la primera simulación de la señal dando un valor al periodo de 20 ns y un

tiempo total de simulación de 100ns para tener representados 5 periodos.

Figura 28: Entrada escalón con periodo 20ns.

Podemos observar que el periodo de los pulsos es demasiado pequeño y no le da tiempo

el amplificador a estabilizarse una salida debido al efecto de las capacitancias de este, por
eso se dan esos picos y no se llega a dar que la tensión de entrada sea igual a la de salida.

33
Por esta razón, aumentamos el periodo de la señal de entrada hasta los 200ns dando la
siguiente respuesta el sistema:

Figura 29: Entrada escalón con periodo 200ns.

Ahora si podemos observar que el sistema tiene el tiempo suficiente ante el estimulo
dinámico para estabilizarse.

Es interesante comentar que cuando se dan los cambios de tensión en la entrada nuestro
amplificador responde de forma muy rápida, dándose unos ciertos picos que se deben a
que debido al margen de fase seleccionado tenemos un respuesta sobreamortiguada pero
con una estabilización relativamente rápida.

Figura 30: Zoom a la figura 29.

Debemos hallar sobre el intervalo de variación en la entrada de escalón el 1 % de error

que teniendo en cuenta que la diferencia de tensiones en el escalón es de 300mV, el error
mencionado corresponderá a 3mV, por lo cual cuando estemos entre los intervalos de 597

34
a 603 mV y de 897 a 903 mV estaremos dentro del margen especificado.

Figura 31: Tiempo de establecimiento al 1 % de bajada.

Figura 32: Tiempo de establecimiento al 1 % de subida.

Podemos sacar como conclusión que para la tensión de 900 mV el sistema ha tardado 25,4
ns en estar a un uno por ciento de la tensión final, y para la tensión de 600 mV ha tardado
21,8 ns en estabilizarse. A mayor tiempo transcurra más cerca estará la tensión de salida
del estado estacionario.

Ahora vamos a comprobar como se comporta el sistema en caso de que no hubiese com-
pensación:

35
 Figura 33: Respuesta sin compensación.

Podemos observar en la gráfica que en el caso de reducir en 6 órdenes de magnitud la

capacidad de compensación y hacer prácticamente despreciable el sistema responderá en
régimen oscilatorio, una respuesta que no será muy práctica porque podría darse que
en dicha oscilación supere el rango de valores de tensión para el cual opera nuestros
transistores, al estar trabajando con óxido grueso si superamos los 3V podría fundir
nuestro dispositivo.

Podemos calcular teóricamente con las expresiones desarrolladas en la sección anterior

el SR tanto de subida como de bajada y compararlo con el valor experimental que está
relacionado con la pendiente de subida o de bajada de la respuesta ante el estímulo.

Figura 34: SR bajada.

36
 Figura 35: SR subida.

Podemos determinar que el valor experimental del SR de subida será de 36,2 M V /s y el

de bajada de -36,0 M V /s

Los valores teóricos vendrán dados por:

SRsubida = (M2 I1 )/(Cc + Cload ) = 30, 3M V /s (41)

SRbajada = (M2 I1 )/(Cc ) = 43,5M V /s (42)

Por último se nos pide que obtengamos un margen de fase de 75º y estudiemos de nue-
vo el sistema, para ello debemos de variar la capacidad de compensación hasta obtener
el margen de fase exigido. Variando la capacidad de compensación hemos obtenido un
margen de fase de 75,04º para una capacidad de compensación de 11pF.

Teniendo en cuenta que hemos tenido que aumentar considerablemente Cc , hemos aumen-
tado el periodo de la señal de entrada porque el tiempo propio del sistema era mayor que
el propio periodo de la señal de entrada y por tanto, no le daba tiempo a la señal de salida
a estabilizarse, el nuevo periodo impuesto es de 1µs.

37
 Figura 36: Tiempo de establecimiento al 1 % de bajada, PH=75º.

Figura 37: Tiempo de establecimiento al 1 % de subida, PH=75º.

El tipo de respuesta a la entrada, como podemos observar en las Figuras 36 y 37 , ha

variado, ya no se da el pico propio del sobreamortiguamiento. Además, los tiempos para
que la señal se estabilice en ambos casos han aumentado considerablemente, siendo el de
subida de 83,8 ns y el de bajada de 79,3 ns.

El ancho de banda unidad para el nuevo margen de fase es de 7,52MHz, como explicamos
anteriormente, al aumentar la capacidad de compensación se reducirá el ancho de banda
unidad, que es precisamente lo que ha ocurrido.

38
 Figura 38: GBWu para Cc =11pF.

Para finalizar vamos a ver como ha variado SR por la variación de la capacidad de com-
pensación.

Figura 39: SR bajada para PH=75º.

Figura 40: SR subida para PH=75º.

39
Obtenemos de la simulación que el SR de subida será de 7,55 M V /s y el SR de bajada
de 8,38 M V /s, que son valores más pequeños que los obtenidos para un margen de fase
de 60º, es decir, la respuesta será bastante más lenta ante el estímulo que para el caso
anterior.

5. Conclusión

En primer lugar, la relación que debemos de tener en cuenta entre los parámetros geomé-
tricos del transistor y las tensiones de saturación, a la hora de escoger las dimensiones del
transistor. Como hemos podido ver estableceremos previamente las tensiones de satura-
ción que se requieran, además de tener en cuenta la geometría a la hora de llegar a una
ganancia, cuanto mayor sea el tamaño del transistor mayor ganancia tendrá el amplifica-
dor, pero como es obvio, en ingeniería siempre buscamos dispositivos con tamaños lo más
pequeño posible para optimizar el espacio que ocupe este, además de reducir efecto de
capacitancias parásitas y obtener un OSW más amplio. También tendremos que tener en
cuenta otra limitación de nuestro circuito y será el rengo de valores de tensión en el cual
operan todos los transistores en saturación,valores que vendrán dados por las tensiones
de saturación preestablecidas, en caso de que esto no ocurra el sistema comienza a fallar
y el sistema dejaría de realizar la operación de amplificación deseada.

Otra consideración importante es la relación de la ganancia con el OSW, según la aplica-

ción que vaya a tener nuestro amplificador será más relevante tener una cierta ganancia
constante o no, por ejemplo para sonido nos interesa una ganancia lo más constante po-
sible, por lo cual consideraremos un OSW reducido, cabe destacar que a mayor ganancia,
mayor a amplificación, pero más rápida será la caída de ganancia según nos acerquemos
a los límites de tensión de nuestro diseño, al OSW.

Por último, debemos mencionar la importancia en nuestro circuito de la compensación de

Miller. El efecto de la capacidad de compensación se verá reflejada en el estudio dinámico
del sistema. Antes probamos a simular el comportamiento ante un estímulo de entrada
dinámico sin compensación, dando lugar a una respuesta oscilatoria y que en la práctica
es poco deseada ya que podría fundir el propio amplificador. Por lo tanto, deducimos que
para tener una respuesta estable debemos de tener una capacidad de compensación, pero,

40
también observamos que el tiempo para el cual la señal se estabiliza aumenta cuando
aumenta dicha capacitancia CC , es decir a mayor capacidad de compensación más lenta
es la respuesta del sistema. Por razones obvias, en la práctica nos interesa que el sistema
responda de la forma más rápida posible ante un estímulo, por ejemplo para el uso de
sensores. Sacamos como conclusión de esto que a la hora de optimizar nuestro diseño
debemos de tener una capacidad de compensación lo suficientemente grande como para
que no sea despreciable y el sistema sea oscilante, pero lo suficientemente pequeña para
obtener la respuesta más rápido posible según sea nuestra aplicación.

Referencias

[1] Circuitos Integrados Tema VI – Diseño de Amplificadores Operacionales. Facultad de

Física. Departamento de electrónica. Universidad de Sevilla.

[2] Simulación e implementación de un OTA clase AB con transistores discretos

CMOS. Simulación e implementación de un OTA clase AB con transistores discre-
tos CMOS.Benemérita Universidad Autónoma de Puebla. Facultad de Ciencias de la
Electrónica.

[3] Amplificador diferencial.Ingeniería electrónica. María Isabel Schiabon.

[4] TRABAJO DE FIN DE GRADO DISEÑO DE UN VGA PARA UN RECEPTOR PA-

RA EL ESTÁNDAR IEEE 802.15.4 EN TECNOLOGÍA CMOS DE 65 nm. ESCUELA
DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA. Universidad de
las Palmas de Gran Canaria.

[5] Memoria 2: Caracterización de Amplificadores CMOS. Antonio Jiménez Recio y Marco

Lugo Valle. CIRCUITOS INTEGRADOS.Facultad de Física. Universidad de Sevilla.

41