Pre Lab 6

Para empezar, debemos clasificar las etapas
USO DE REGISTROS PARA DESPLAZAR,

del sistema. Primero empezaremos con la
ALMACENAR Y VISUALIZAR DOS etapa codificadora.
DIGITOS DECIMALES CODIFICADOR:
OBJETIVOS
Teniendo esto claro, se procede con el diseño
 Obtener un circuito digital con CI’S de la tabla de verdad del codificador,
combinacionales y secuencial que teniendo en cuenta la entradas y salida de
funcione como una unidad para habilitación y la salida de agrupación. el
desplazar y almacenar dos dígitos codificador tiene entradas y salidas activas
decimales. en bajo y se implementara mediante dos
MATERIALES codificadores en cascada, para poder tener
las salidas GS común de ambos
 Resistencias
codificadores y que nos sirva de señal de
2 codificador 74LS148
m

entrada del sistema monoestable para
er as
 74LS48
controlar la señal de reloj que hablaremos
co
 74LS157
mas adelante. Teniendo esto, se tiene:
eH w
 74175
 74LS08
o.
2n3904

rs e
ou urc
PROBLEMA
En una calculadora básica simple, el código BCD
de cada digito decimal se introduce en un registro
o
de almacenamiento de 4 bits cada vez que se

aC s
presiona una tecla y además dichos dígitos se van

vi y re
desplazando hacia la izquierda en el display, eso

significa que la información se transfiere de
registro en registro.
ed d
ANÁLISIS DEL PROBLEMA

ar stu
Para diseñar el sistema, se requiere una entrada

de teclado (codificador) y que este convierta los
dígitos decimales en BCD, luego este código
is
pasara a los dos registros conformado por 4 flip-

flop D para el posterior almacenamiento y
Th
desplazamiento de digito a medida que se ingresa Tabla de verdad del sistema codificador
otro. Después pasara al sistema multiplexor para
seleccionar la salida del digito adecuada para como se deben conectar dos codificadores en
cascada, U1 y U2 serán los codificadores, donde
sh
cada display y poder apreciar el digito que se

acaba de ingresar y en el otro display el digito U2 será el codificador de las entradas de menor
que teníamos antes. peso y U2 las de mayor peso, por lo tanto, U2
controla a U1, entonces la salida de habilitación
DISEÑO: de U1 (E01) debe ir conectada a la entrada de
habilitación de U2 (EI2). Esto permite habilitar
U2.
This study source was downloaded by 100000832091269 from CourseHero.com on 09-15-2021 18:27:27 GMT -05:00
https://www.coursehero.com/file/64739751/PRE-LAB-6docx/
Con los codificadores en cascada se tendrán tres A
salidas de U1 y tres salidas de U2 serían seis B
salidas en total, pero se necesita hacer un arreglo (¿¿ 2)( B2 +B 0)( B2 + B1)(B1 + B0 + B0)
para que se tengan 4 salidas, donde se observara (¿¿ 2)(A 2 + A 0 )(A 2 + A2 )( A 1 + A 0 + A2 )¿
el código BCD (complementado), entonces se C=¿
procede con el diseño de la lógica que entregara
las salidas del sistema codificador (4 salidas) . C=A 2 B2
Nota: para la salida “D” si se puede apreciar

en la tabla de verdad de las salidas del
codificador, “D” funciona de igual manera
que GS2, por lo tanto, para ahorrar
compuertas y a su vez integrados, se toma
como salida “D” a GS.
REGISTROS
m
er as
Para la etapa de almacenamiento se uso dos
co
eH w
registros de flip-flop D, en esta etapa, el
funcionamiento es el siguiente: almacenar el
o.
digito en BCD en el primer registro y luego
rs e pasarlo al segundo registro cuando se lo
ou urc
ordenaba la señal de reloj (esta es
monoestable con cada activación de una tecla
o
en el codificador). Luego cuando se

codificaba otro digito en BCD el anterior
aC s
vi y re
Tabla verdad de las salidas del codificador digito se queda en el segundo registro. Y en
A el primer registro queda el nuevo digito, todo
B esto sincronizado con la señal de reloj que
(¿¿ 0)( B1 + B0 )(B 2+ B0 )( B1+ B 0+ B0 ) hablaremos más adelante.
ed d
(¿¿ 0)( A1 + A 0)( A2 + A 0)( A 1+ A 0+ A 2) ¿

ar stu
A=¿
A= A 0 B0
is
A
Th
B
(¿¿ 1)(B1+ B 0)( B2 + B1)(B1 + B0 +B 0)
(¿¿ 1)( A 1 + A 0 )( A 2 + A 1 )( A 1+ A 0 + A2 )¿ Como se puede apreciar en la imagen los flip
flops son independientes por lo cual cada
sh
B=¿
uno almacena un bit del código.
B= A1 B 1
MULTIPLEXACION:
Como se manejaban dos dígitos codificados
a la vez era necesaria la acción de un
multiplexor para apreciar ambos dígitos en
dos displays y que llevara la salida
correspondiente a cada display. Se usó un
multiplexor 74157 en el que consta de 4
multiplexores (uno para cada bit) y cada
multiplexor cuenta con una entrada de
selección y dos de entrada de datos. La
entrada de selección común para todos los
multiplexores era la encargada de permitir el
paso de los 4 bits, esto de acuerdo a la señal
de reloj astable. Esto con el fin de apreciar
los dos dígitos en dos displays
independientes.
m
er as
co
Gracias al MUX el decodificador, decodificara
eH w
cada uno de los dos dígitos en BCD para
o.
apreciarlo en display uno a la vez, para esto
rs e también se requeria que los displays se activaran
ou urc
y desactivaran el momento indicado, eso gracias
a la señal astable que se verá más adelante.
CÁLCULO DE LA RESISTENCIAS
o
Como se puede apreciar en la imagen la

aC s
. RESISTENCIAS DE ENTRADA DEL

entrada “S” era la que seleccionaba que
vi y re
SISTEMA CODIFICADOR:
entrada pondría en “Z” (código BCD).
V CC−V IH
DECODIFICADOR: RP =
IIH
ed d
Como última etapa se tiene un decodificador de

ar stu
(5−2) V
BCD a 7 segmentos para poder apreciar los RP = =75 KΩ  valor
dígitos en dos display catodo común. 40 µA
comercial: 68kΩ
is
PRP =IIH 2∗R=108 µW

Th
Como las corrientes y voltajes son iguales

para cada uno de las entradas, los valores
de la resistencia son los mismos.
sh
RESISTENCIA DE ENTRADAS
FLOTANTES CODIFICADOR U1
V CC −V IH
RF = =15 KΩ
5 IIH
 valor comercial: 15kΩ
2
PRF =IIH ∗R=600 µW
Como las corrientes y voltajes de las 5

entradas flotantes de U1 son iguales, se hace
la sumatorias de corrientes, para tener solo
una resistencia.
RESISTENCIA DE HABILITACION
DECODIFICADOR.
V CC−V IH Según el diseño para un monoestable, a partir
RP =
IIH de un 555, se necesita una señal de entrada
m
“trigger” que será la que se mantendrá por el
er as
(5−2)V tiempo T que le asignemos. Esta señal será la
RP = =75 KΩ
co
40 µA tomada de las salidas GS de los
eH w
 valor comercial: 68kΩ codificadores en cascada, ya que esta señal
o.
producirá un bajo cada vez que se acciona
PRP =IIH 2∗R=108 µW rs e una entrada. Dicha señal servirá de reloj para
ou urc
los registros, para que almacene o desplace la
entrada respectiva cada vez que se active una
RESISTENCIAS LEDS digito en la etapa de codificación.
o
aC s
(V OH −VD ) Como el tiempo requerido es de 20ms, se

RP =
vi y re
ILED hace el apropiado despeje para hallar R, se

asume el valor de C de 10µF.
(2.7−1.8)
RP = =90 Ω T
10 mA R=
ed d
1.1∗C
ar stu
 valor comercial: 82Ω

20 ms
2 R= =1.8 kΩ
PRP =IIH ∗R=8200 µW 1.1∗10 µF
is
como solo se encenderá un display a la vez, ASTABLE:

solo es necesaria el cálculo para las
Th
resistencias de un solo display.

SEÑAL DE RELOJ:
sh
MONOESTABLE:
Esta señal astable es la encargada de VO 0.5V 0.5V 0.4V 0.5V 0.5V
sincronizar con 1 o 0 (activa desactiva) el L
IIH 40µA 20µA
MUX con cada display para que el digito en IIL 0.8mA 0.36m
BCD que deje pasar el mux se represente en A
el correspondiente display. Para el diseño de IOH 0.4m
A
esta señal a partir de un 555 con una
IOL 8mA
frecuencia de 200Hz es:
DISPLAY CATODO COMUN
1
RA= −R 1=2 kΩ
F∗0.1 µF∗0.693
m
Se asumió el condensador C= 0.1 µF y R1
er as
por 70k.
co
eH w
TRANSISTOR (CONMUTADOR)
o.
Para que se active un display a la vez es
rs e
necesario un elemento que invierta la señal LED ROJO
ou urc
con la que se enciende un display para que el Forward
otro se apague. Se usó un transistor Voltage(Vf) 1.80V
trabajando en corte y saturación (0 y 5)v.
o
(Tipico)
aC s
Condiciones para saturación: Forward Current

vi y re
10mA
V CE =0.2 I C =50 mA (mA)
I B=5 mA
TRANSISTOR 2N3904
ed d
5−0.7
RB = =890Ω → 1 K
ar stu
5 mA
5−0.2
RC = =96 Ω →100 Ω
50 mA
is
2
PRB =IIH ∗R=25 m W
Th
PRc =IIH 2∗R=250 mW
DATASHEET DE MATERIALES:
sh
condiciones valor
V(CE) IC=50mA 0.2v
74LS1 74LS0 7417 74LS1 74LS
48 8 5 57 48 IB=5mA
VIH 2V 2V 2V 2V 2V
VO 2.7V 2.7V 2.4V 2.7V 2.7V
H
VIL 0.8V 0.8V 0.8V 0.8V 0.8V
Bibliografía
http://html.alldatasheet.es/html-
pdf/155897/STMICROELECTRONICS/2N3904/38
92/2/2N3904.html
https://es.slideshare.net/MIGUELBERNAL1998/
monoestable
https://www.slideshare.net/gabrielalejandrobarr
/circuito-integrado-555-multivibrador
https://www.electronicafacil.net/tutoriales/Curs
o-Electronica-Basica-7-entrega.php
m
er as
co
eH w
o.
rs e
ou urc
o
aC s
vi y re
ed d
ar stu
is
Th
sh
Powered by TCPDF (www.tcpdf.org)

Pre Lab 6

Cargado por

Información del documento

Descripción original:

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

Pre Lab 6

Cargado por

Copyright:

Formatos disponibles

Para empezar, debemos clasificar las etapas

USO DE REGISTROS PARA DESPLAZAR,

de almacenamiento de 4 bits cada vez que se

presiona una tecla y además dichos dígitos se van

desplazando hacia la izquierda en el display, eso

ANÁLISIS DEL PROBLEMA

Para diseñar el sistema, se requiere una entrada

pasara a los dos registros conformado por 4 flip-

cada display y poder apreciar el digito que se

Nota: para la salida “D” si se puede apreciar

en el codificador). Luego cuando se

(¿¿ 0)( A1 + A 0)( A2 + A 0)( A 1+ A 0+ A 2) ¿

Como se puede apreciar en la imagen la

. RESISTENCIAS DE ENTRADA DEL

Como última etapa se tiene un decodificador de

PRP =IIH 2∗R=108 µW

Como las corrientes y voltajes son iguales

Como las corrientes y voltajes de las 5

(V OH −VD ) Como el tiempo requerido es de 20ms, se

ILED hace el apropiado despeje para hallar R, se

 valor comercial: 82Ω

como solo se encenderá un display a la vez, ASTABLE:

resistencias de un solo display.

DISPLAY CATODO COMUN

Condiciones para saturación: Forward Current

PRc =IIH 2∗R=250 mW

También podría gustarte