FACULTAD DE INGENIERAS

ESCUELA DE INGENIERA ELCTRICA Y ELECTRNICA

REA: INFORMTICA INDUSTRIAL
ASIGNATURA: LABORATORIO DE CIRCUITOS ELECTRNICOS I (710018M)

LABORATORIO 4

POLARIZACIN Y ANLISIS EN PEQUEA SEAL DEL TRANSISTOR JFET Y MOSFET

1. INTRODUCCIN

Los transistores de efecto de campo o FET se denominan as porque durante su funcionamiento

la seal de entrada crea un campo elctrico que controla el paso de la corriente a travs de
dispositivo.

Los transistores de efecto de campo de unin (JFET) fueron primero propuestos por Schockley
en 1952 y su funcionamiento se basa en el control de paso de la corriente por el campo aplicado a
la puerta, constituida por una o varias uniones p-n polarizadas de forma inversa. Los transistores
denominados genricamente como MOSFET (metal oxido semiconductor), son de desarrollo mas
reciente, en los que el control de la corriente a travs del semiconductor se realiza mediante un
contacto separado del semiconductor por una capa aislante (normalmente oxido de silicio). En
comparacin con los transistores bipolares, los FET presentan una impedancia de entrada muy
elevada y adems consumen muy poca potencia, por lo que su uso se ha extendido sobre todo en
los circuitos integrados.

2. OBJETIVOS

Analizar el comportamiento del transistor JFET y MOSFET en circuitos de polarizacin.

Analizar el comportamiento del transistor JFET en pequea seal.
Comparar los resultados tericos con los resultados simulados y prcticos.

3. EQUIPOS Y MATERIALES

Suministrados por el laboratorio

1 Osciloscopio de dos canales
1 Generador de funciones
1 Fuente DC regulada
1 Multmetro digital

1
Suministrados por el estudiante:
1 Transistor JFET K161 o equivalente.
1 Transistor MOSFET 3N175 o equivalente.
Resistencias segn los diseos.
Cable, Pinzas, Protoboard.

4. INFORMACIN PREVIA

Los transistores de efecto de campo o FET (Field Electric Transistor) son particularmente
interesantes en circuitos integrados y pueden ser de dos tipos: transistor de efecto de campo de
unin o JFET y transistor de efecto de campo metal-oxido semiconductor (MOSFET). Son dispositivos
controlados por tensin con una alta impedancia de entrada (1012). Ambos dispositivos se utilizan
en circuitos digitales y analgicos como amplificador o como conmutador. Sus caractersticas
elctricas son similares aunque su tecnologa y estructura fsica son totalmente diferentes.

4.1 EL TRANSISTOR JFET

La polarizacin de un JFET exige que las uniones p-n se encuentren inversamente polarizadas. En
un JFET de canal n, o NJFET, la tensin de dreno debe ser mayor que la de fuente para que exista un
flujo de corriente a travs del canal. Adems, la puerta debe tener una tensin ms negativa que la
fuente para que la unin p-n se encuentre polarizada inversamente. Estas polarizaciones se indican
en la figura 1.

Las curvas de caractersticas de un JFET son muy similares a las curvas de los transistores bipolares.
Sin embargo, los JFET son dispositivos controlados por tensin a diferencia de los bipolares que son
dispositivos controlados por corriente. Por ello, en el JFET intervienen como parmetros: ID
(corriente de dreno drain), VGS (tensin de puerta-fuente o gate-source) y VDS (tensin dreno-fuente
o drain-source). Se definen sus regiones bsicas de operacin: corte, lineal, saturacin y ruptura.

Figura 1. Curva caracterstica de un transistor JFET

2
 Regin de corte: En esta regin la intensidad entre dreno y fuente es nula (ID =0). En este caso,
la tensin entre puerta y fuente es suficientemente negativa lo que hace que las zonas de inversin
se bloqueen y estrangulen el canal, cortando la corriente entre dreno y fuente. En las hojas tcnicas
se denomina a esta tensin como de estrangulamiento o pinch-off y se representa por VGS(off) o Vp.

Regin de saturacin: En esta regin, de similares caractersticas que un BJT en la regin lineal,
el JFET tiene unas caractersticas lineales que son utilizadas en amplificacin. Se comporta como una
fuente de corriente controlado por la tensin VGS cuya ID es prcticamente independiente de la
tensin VDS. La ecuacin que relaciona la ID con la VGS se conoce como ecuacin cuadrtica o ecuacin
de Schockley que viene dada por:

2
= (1 )

El trmino Vp es la tensin de estrangulamiento y la IDSS es la corriente de saturacin. Esta

corriente se define como el valor de ID cuando VGS=0, y esta caracterstica es utilizada con frecuencia
para obtener una fuente de corriente de valor constante (IDSS). La ecuacin anterior en el plano ID y
VGS representa una parbola desplazada en Vp. Esta relacin junto a las caractersticas del JFET de la
figura 1 permiten obtener grficamente el punto de trabajo Q del transistor en la regin de
saturacin. La figura 2 indica grficamente lo dicho anteriormente.

Regin lineal (hmica): En esta regin, el JFET se comporta como una resistencia no lineal que
es utilizada en muchas aplicaciones donde se precise una resistencia variable controlada por tensin.
El fabricante proporciona curvas de resistencia dreno-fuente (rds(on)) para diferentes valores de VGS.

Figura 2. Curva caracterstica y punto de operacin de un transistor JFET

4.2 TRANSISTOR MOSFET

Los transistores MOSFET o Metal-Oxido-Semiconductor (MOS) son dispositivos de efecto de campo

que utilizan un campo elctrico para crear una canal de conduccin. Son dispositivos ms
importantes que los JFET ya que la mayor parte de los circuitos integrados digitales se construyen

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con la tecnologa MOS. Existen dos tipos de transistores MOS: MOSFET de canal N o NMOS y MOSFET
de canal P o PMOS. A su vez, estos transistores pueden ser de acumulacin (enhancement) o
deflexin (depletion).

Los transistores JFET y MOSFET tienen una estructura fsica muy diferente pero sus ecuaciones
analticas son muy similares. Por esto, en los transistores MOS se definen las mimas regiones de
operacin: corte, lineal y saturacin. En la figura 3 se muestran las curvas caractersticas de un
transistor NMOS con las diferentes regiones de operacin.

Figura 3. Curva caracterstica de un transistor MOSFET

2
= [ () ]

5. PROCEDIMIENTO.

Para poder llevar a cabo la prctica es necesario presentar los montajes, el preinforme y las tablas
que se van a utilizar para la toma de datos de cada uno de los circuitos especificados en el
procedimiento.

5.1. Transistor JFET

5.1.1. Trace la funcin caracterstica de salida ID vs VDS con VGS = 0. Mida varios valores (mnimo 10
pares de datos) y grafquelos.
5.1.2. Obtenga la funcin caracterstica de entrada ID vs VGS ajustando VDS para operar en la regin
de saturacin (corriente constante). Mida varios valores (mnimo 10 pares de datos) y
grafquelos.
5.1.3. Obtenga los valores reales de Vp e IDSS para el transistor JFET canal N adquirido.
5.1.4. Polarizando el transistor en la regin hmica, tome valores, calcule rDS y grafique rDS vs. VGS.
5.1.5. Haga los clculos necesarios e implemente el circuito de polarizacin por divisin de tensin
para obtener un punto de operacin lineal con ID = IDSS /2 y VDS = VDD/2.
5.1.6. Realice el anlisis matemtico para los procedimientos 5.1.1 hasta 5.1.5. y realice las

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 simulaciones respectivas.
5.1.7. Efecte un anlisis comparativo entre resultados prcticos, tericos y simulados (Para
mejorar la presentacin y facilitar el anlisis, ORGANIZAR toda la informacin en TABLAS).

5.2 Transistor MOSFET

5.2.1. Empleando la caracterstica del MOSFET de no conducir para VGS menores a VGS(Th), implemente
un circuito que opere como comparador, de tal forma que si una seal de entrada supera una seal
de referencia (fija, pero ajustable), debe producir una salida alta o baja y si es menor entonces la
opuesta. Se RECOMIENDA probar el circuito introduciendo como seal de entrada una onda
sinusoidal.

5.2.2. Efecte un anlisis comparativo entre resultados prcticos, tericos y simulados (Para mejorar
la presentacin y facilitar el anlisis, ORGANIZAR toda la informacin en TABLAS).

5.3 ANLISIS EN PEQUEA SEAL

5.3.1 Determine el anlisis de polarizacin en DC del amplificador.

5.3.2 Calcular la ganancia de Voltaje con y sin carga.
5.3.3 Calcular Impedancia de entrada Zi e impedancia de salida Zo con y sin carga.
5.3.4 Determinar mxima excursin de seal

Figura 4. Amplificador configuracin drenaje comn.

5
6. PREINFORME

Se deben realizar los anlisis circuitales, los clculos tericos y/o simulaciones que permitan
encontrar la solucin a los puntos propuestos.

6.1 TRANSISTOR JFET

6.1.1. Realice el anlisis matemtico para los procedimientos 5.1.1. hasta 5.1.6 (utilice los
parmetros nominales para el JFET K161).
6.1.2. Realice simulaciones de los numerales 5.1.1 hasta 5.1.5

6.2 TRANSISTOR MOSFET

6.2.1 Realice el anlisis matemtico y las simulaciones para los procedimientos del apartado
5.2 (utilice los parmetros nominales para el MOSFET 3N175).

6.3 ANLISIS DE PEQUEA SEAL

6.3.1 Realice el anlisis matemtico y las simulaciones para los procedimientos del apartado
5.3 (utilice los parmetros nominales para el JFET 2N5462 documentados en el
datasheet).

7. INFORME

El informe se debe realizar y entregar tomando como base la numeracin propuesta en el item: V
procedimiento e informe.

El informe se debe presentarse en el formato IEEE para la presentacin de artculos y debe

contener:
o Resumen.
o Palabras clave.
o Introduccin.
o Cuerpo del informe: en la presentacin y anlisis de resultados debe tomarse como base
la numeracin propuesta en el tem 5 PROCEDIMIENTO.
o Conclusiones (y sugerencias si usted lo desea).
o Referencias

8. METODOLOGA

Los montajes y el preinforme debe presentarse el da de la prctica.

En el preinforme deben estar consignadas las tablas necesarias para realizar la toma de datos
durante la prctica y una copia debe ser entregada al final de la misma.

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 El preinforme y el informe debe tener muy buena presentacin (de preferencia en computador) y
si necesitan incluir clculos realizados a mano deben ir consignados como anexos en hojas iguales a
las del resto del preinforme. Lo anterior buscando fomentar una cultura de buena presentacin de
los trabajos realizados as como el orden en los mismos.
El informe debe ser enviado al campus el da en que est programada la siguiente prctica.
La evaluacin de la prctica se basar en los siguientes tems:
o Asistencia a la sesin de laboratorio (la presencia es obligatoria y quien no asista no tendr
nota de la prctica) y toma de datos (se deben presentar los datos tomados en la prctica)
(5%).
o Montajes (10%).
o Calidad del informe (presentacin y contenido). (85%).

9. BIBLIOGRAFA

[1] N. Boylestad, Electrnica. Teora de circuitos. Quinta edicin. Prentice Hall. Mxico. 1994
[2] J. Millman and C. Halkias. Electrnica integrada. Circuitos y Sistemas Analgicos y Digitales. Ed.
Hispano-Europea. Barcelona. 1986.