PRÁCTICA No: 5

TEMA: Caracterización del MOSFET

GRUPO: 3
ESTUDIANTE: Byron Patricio Salazar Angulo

1. Desarrollo del cuestionario

1.1. Consultar como varı́an las capacitancias parásitas Cgd y Cgs ante el incre-
mento del voltaje drain-source VDS.
Las capacidades asociadas a las uniones PN de las áreas de Drenador y Fuente. Son no lineales
con las tensiones de las uniones. Se denominan Capacidades de Unión.

Las capacidades relacionadas con la estructura MOS. Están asociadas principalmente a la carga
del canal (iones o cargas libres) y varı́an notoriamente en función de la región de operación del
transistor, de modo que, en general, no es posible considerar un valor constante de las mismas.
Se denominan Capacidades de Puerta.

1.2. Consultar los drivers comerciales para los MOSFETS/IGBTS.

Se tiene los siguientes controladores comerciales:

6N137

TLP250F

TLP352

HCPL 2601

HCPL 3120

1.3. Explicar la importancia de la resistencia conectada en la base del MOSFET.

¿En qué rango debe estar la misma y por qué?
La resistencia de Gate permite limitar la corriente que circula a través de la compuerta del MOS-
FET, lo que ayuda a reducir el consumo y a garantizar la estabilidad en el circuito ya que el valor
de la resistencia de gate conectada modifica la velocidad de conmutación del MOSFET (valores altos
para conmutaciones lentas y valores bajos para conmutaciones veloces). Se calcula con la siguiente
ecuación.
1
RG = (1)
2πf Ciss
Por lo que:
r
Ls
RGmin = 2 (2)
Ciss
donde:
Ls es la inductancia de lı́nea del MOSFET
Ciss es la capacitancia de entrada.

1
1.4. Dimensionar todos los elementos y simular el circuito de la Figura 4 (potencia
y control), para una fuente de poder de 50 [V dc] y la resistencia de carga de
10 [Ω]. Para la simulación con el PSPICE trate de poner, en lo posible, el
fototransistor y el mosfet que usted compró en las tiendas electrónicas. Si
en la librerı́a de PSPICE no existen estos elementos, en lo posible utilice
elementos aproximados que cumplan con las caracterı́sticas de diseño.
El generador de onda PWM para manejar el fototransistor, ese obtiene con el circuito 555 fun-
cionando como AESTABLE utilizado en las prácticas anteriores a una frecuencia de 10 [KHz] y una
relación de trabajo del 50 %.

Indicar las formas de onda de voltaje de compuerta, voltaje en los terminales Drain-Source del
Mosfet, la corriente del drenaje (drain), y voltaje de la carga.

En la práctica se utilizará un autotransformador variable y un puente rectificador con filtro capa-

citivo para obtener el voltaje de 50 [V dc].

NOTA: EL OPTOTRANSISTOR DEBE SER DE CARACTERISTICAS DE CONMUTACIÓN

RAPIDAS. Tome en cuenta que la forma de onda en el emisor del fototransistor debe ser una onda
totalmente cuadrada por lo que el primer paso debe ser comprobar esta forma de onda.

Figura 1: Circuito a implementarse con MOSFET.

Para el diseño se procede de la siguiente manera:

Se dimensionan los elementos del timer 555 configurado como astable:

Se tiene que el periodo esta dado por:

talto + tbajo = T = 0,693 × (RA + 2RB ) × C (3)

Asumiendo un capacitor de C = 10 [nF ] y una RA = 1 [kΩ], se tiene:
1 1,443
f= = (4)
T (RA + 2RB )C
 
1 1,443
RB = − 1000 = 6,7 [kΩ] (5)
2 10 × 103 × 10 × 10−9
Se elige RB = 5 [kΩ] que es el valor del potenciómetro.

Cálculo de la resistencia R1 :

VP W M − VD 5V − 1,3V
R1 = = (6)
ID 10mA

2
 R1 = 370 [Ω] (7)
Usando el MOSFET IRF 460 con la caracterı́stica de Vg = 3 [V ], se tiene:

VP W M − Vg 5V − 3V
Rg = = = 40 [Ω] (8)
IF 50mA
La resistencia comercial a seleccionarse es:

Rg = 39 [Ω] (9)

Figura 2: Circuito implementado en PSpice.

A continuación se muestran las formas de onda solicitadas:

Figura 3: Voltaje de la carga.

3
 Figura 4: Voltaje en los terminales Drain-Source del Mosfet.

Figura 5: Corriente del drenaje.

Referencias
[1] D. Hart, Power Electronics, Mc Graw Hill, 2011

[2] Muhammad H. Rashid, Electrónica de Potencia, 4ta edición, Pearson, 2015.

[3] N. Mohan, Power Electronics, 3ra edición 2001, Gate and Base Drive Circuits chapter.

[4] Analog Design and Simulation using Orcad Capture and PSpice. Manual de Usuario. 2012.

ANEXOS

4
 LM555
www.ti.com SNAS548D – FEBRUARY 2000 – REVISED JANUARY 2015

6.5 Electrical Characteristics

(TA = 25°C, VCC = 5 V to 15 V, unless otherwise specified) (1) (2)
PARAMETER TEST CONDITIONS MIN TYP MAX UNIT
Supply Voltage 4.5 16 V
Supply Current VCC = 5 V, RL = ∞ 3 6
VCC = 15 V, RL = ∞ 10 15 mA
(Low State) (3)
Timing Error, Monostable
Initial Accuracy 1%
Drift with Temperature RA = 1 k to 100 kΩ, 50 ppm/°C
(4)
C = 0.1 μF,
Accuracy over Temperature 1.5 %
Drift with Supply 0.1 % V
Timing Error, Astable
Initial Accuracy 2.25
Drift with Temperature RA, RB =1 k to 100 kΩ, 150 ppm/°C
(4)
C = 0.1 μF,
Accuracy over Temperature 3.0%
Drift with Supply 0.30 % /V
Threshold Voltage 0.667 x VCC
Trigger Voltage VCC = 15 V 5 V
VCC = 5 V 1.67 V
Trigger Current 0.5 0.9 μA
Reset Voltage 0.4 0.5 1 V
Reset Current 0.1 0.4 mA
(5)
Threshold Current 0.1 0.25 μA
Control Voltage Level VCC = 15 V 9 10 11
V
VCC = 5 V 2.6 3.33 4
Pin 7 Leakage Output High 1 100 nA
(6)
Pin 7 Sat
Output Low VCC = 15 V, I7 = 15 mA 180 mV
Output Low VCC = 4.5 V, I7 = 4.5 mA 80 200 mV
Output Voltage Drop (Low) VCC = 15 V
ISINK = 10 mA 0.1 0.25 V
ISINK = 50 mA 0.4 0.75 V
ISINK = 100 mA 2 2.5 V
ISINK = 200 mA 2.5 V
VCC = 5 V
ISINK = 8 mA V
ISINK = 5 mA 0.25 0.35 V

(1) All voltages are measured with respect to the ground pin, unless otherwise specified.
(2) Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. Recommended Operating Conditions indicate
conditions for which the device is functional, but do not ensure specific performance limits. Electrical Characteristics state DC and AC
electrical specifications under particular test conditions which ensures specific performance limits. This assumes that the device is within
the Recommended Operating Conditions. Specifications are not ensured for parameters where no limit is given, however, the typical
value is a good indication of device performance.
(3) Supply current when output high typically 1 mA less at VCC = 5 V.
(4) Tested at VCC = 5 V and VCC = 15 V.
(5) This will determine the maximum value of RA + RB for 15 V operation. The maximum total (RA + RB) is 20 MΩ.
(6) No protection against excessive pin 7 current is necessary providing the package dissipation rating will not be exceeded.

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Product Folder Links: LM555
Philips Semiconductors Product specification

PowerMOS transistor IRF840

Avalanche energy rated

FEATURES SYMBOL QUICK REFERENCE DATA

• Repetitive Avalanche Rated d
• Fast switching VDSS = 500 V
• High thermal cycling performance
• Low thermal resistance ID = 8.5 A
g

RDS(ON) ≤ 0.85 Ω
s

GENERAL DESCRIPTION PINNING SOT78 (TO220AB)

N-channel, enhancement mode PIN DESCRIPTION
tab
field-effect power transistor,
intended for use in off-line switched 1 gate
mode power supplies, T.V. and
computer monitor power supplies, 2 drain
d.c. to d.c. converters, motor control
circuits and general purpose 3 source
switching applications.
tab drain
The IRF840 is supplied in the 1 23
SOT78 (TO220AB) conventional
leaded package.

LIMITING VALUES
Limiting values in accordance with the Absolute Maximum System (IEC 134)
SYMBOL PARAMETER CONDITIONS MIN. MAX. UNIT
VDSS Drain-source voltage Tj = 25 ˚C to 150˚C - 500 V
VDGR Drain-gate voltage Tj = 25 ˚C to 150˚C; RGS = 20 kΩ - 500 V
VGS Gate-source voltage - ± 30 V
ID Continuous drain current Tmb = 25 ˚C; VGS = 10 V - 8.5 A
Tmb = 100 ˚C; VGS = 10 V - 5.4 A
IDM Pulsed drain current Tmb = 25 ˚C - 34 A
PD Total dissipation Tmb = 25 ˚C - 147 W
Tj, Tstg Operating junction and - 55 150 ˚C
storage temperature range

AVALANCHE ENERGY LIMITING VALUES

Limiting values in accordance with the Absolute Maximum System (IEC 134)
SYMBOL PARAMETER CONDITIONS MIN. MAX. UNIT
EAS Non-repetitive avalanche Unclamped inductive load, IAS = 7.4 A; - 531 mJ
energy tp = 0.22 ms; Tj prior to avalanche = 25˚C;
VDD ≤ 50 V; RGS = 50 Ω; VGS = 10 V; refer
to fig:17
EAR Repetitive avalanche energy IAR = 8.5 A; tp = 2.5 µs; Tj prior to
1
- 13 mJ
avalanche = 25˚C; RGS = 50 Ω; VGS = 10 V;
refer to fig:18
IAS, IAR Repetitive and non-repetitive - 8.5 A
avalanche current

1 pulse width and repetition rate limited by Tj max.

March 1999 1 Rev 1.000

Philips Semiconductors Product specification

PowerMOS transistor IRF840

Avalanche energy rated

THERMAL RESISTANCES
SYMBOL PARAMETER CONDITIONS MIN. TYP. MAX. UNIT
Rth j-mb Thermal resistance junction - - 0.85 K/W
to mounting base
Rth j-a Thermal resistance junction in free air - 60 - K/W
to ambient

ELECTRICAL CHARACTERISTICS
Tj = 25 ˚C unless otherwise specified
SYMBOL PARAMETER CONDITIONS MIN. TYP. MAX. UNIT
V(BR)DSS Drain-source breakdown VGS = 0 V; ID = 0.25 mA 500 - - V
voltage
∆V(BR)DSS / Drain-source breakdown VDS = VGS; ID = 0.25 mA - 0.1 - %/K
∆Tj voltage temperature
coefficient
RDS(ON) Drain-source on resistance VGS = 10 V; ID = 4.8 A - 0.6 0.85 Ω
VGS(TO) Gate threshold voltage VDS = VGS; ID = 0.25 mA 2.0 3.0 4.0 V
gfs Forward transconductance VDS = 30 V; ID = 4.8 A 3.5 6 - S
IDSS Drain-source leakage currentVDS = 500 V; VGS = 0 V - 1 25 µA
VDS = 400 V; VGS = 0 V; Tj = 125 ˚C - 40 250 µA
IGSS Gate-source leakage current VGS = ±30 V; VDS = 0 V - 10 200 nA
Qg(tot) Total gate charge ID = 8.5 A; VDD = 400 V; VGS = 10 V - 55 80 nC
Qgs Gate-source charge - 5.5 7 nC
Qgd Gate-drain (Miller) charge - 30 45 nC
td(on) Turn-on delay time VDD = 250 V; RD = 30 Ω; - 18 - ns
tr Turn-on rise time RG = 9.1 Ω - 37 - ns
td(off) Turn-off delay time - 80 - ns
tf Turn-off fall time - 36 - ns
Ld Internal drain inductance Measured from tab to centre of die - 3.5 - nH
Ld Internal drain inductance Measured from drain lead to centre of die - 4.5 - nH
Ls Internal source inductance Measured from source lead to source - 7.5 - nH
bond pad
Ciss Input capacitance VGS = 0 V; VDS = 25 V; f = 1 MHz - 960 - pF
Coss Output capacitance - 140 - pF
Crss Feedback capacitance - 80 - pF

SOURCE-DRAIN DIODE RATINGS AND CHARACTERISTICS

Tj = 25 ˚C unless otherwise specified
SYMBOL PARAMETER CONDITIONS MIN. TYP. MAX. UNIT
IS Continuous source current Tmb = 25˚C - - 8.5 A
(body diode)
ISM Pulsed source current (body Tmb = 25˚C - - 34 A
diode)
VSD Diode forward voltage IS = 8.5 A; VGS = 0 V - - 1.2 V
trr Reverse recovery time IS = 8.5 A; VGS = 0 V; dI/dt = 100 A/µs - 440 - ns
Qrr Reverse recovery charge - 6.4 - µC

March 1999 2 Rev 1.000