SISTEMAS DIGITALES I----EXAMEN PARCIAL 18 de JUNIO de 2015

Universidad Pública de Navarra

Dpto. de Ingeniería Eléctrica y Electrónica
Grado en Ingeniería en Tecnologías de Telecomunicación

NOMBRE:_____________________________________________________

---EJERCICIO 1 (2 puntos)

Diseñar un contador asíncrono módulo 10 con biestables JK de flanco de bajada

---EJERCICIO 2 (2.5 puntos)

Diseñar e implementar, como Máquina de Mealy, un circuito que recibe bits por una entrada
serie que avise de:
- la llegada de una secuencia de tres o más unos (1’s) consecutivos
- la llegada de una secuencia de tres o más ceros (0’s) consecutivos.
En cualquiera de ambas situaciones se pondrá la salida del circuito a 1.
El circuito se puede implementar con los elementos vistos en clase que se estimen oportunos.

---EJERCICIO 3 (2.5 puntos)

Dado el circuito de abajo (los biestables se activan en FLANCO DE SUBIDA), se pide:

3.a.-) (1.25 puntos) Tabla de funcionamiento del sistema

3.b.-) (1.25 puntos) Partiendo del estado inicial 000 completar el diagrama de formas de onda
indicado abajo.
“1”

PR PR PR
Entrada reloj J Q D Q T Q
(pulsos a contar)
CK A CK B CK C

K Q Q Q
CLR CLR CLR
“1”

Q0
Q1 Q2

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---EJERCICIO 4 (3 puntos)

Responde a las siguientes preguntas.

4.a) (0.5 puntos) Ordena las siguientes memorias de más a menos rápida: Flash, HDD, SRAM
y DRAM

4.b) (0.5 puntos) Rellena la siguiente tabla indicando en la columna reprogramable (Si o No) y
en la de velocidad (media o alta):

REPROGRAMABLES VELOCIDAD
ASICs NO ALTA
Microprocesadores SÍ MEDIA
PLDs SÍ ALTA

4.c) (1.25 puntos) Determina de forma razonada si las siguientes familias lógicas F1 y F2 son
compatibles entre sí.

4.d) (0.75 punto) Suponiendo que las puertas lógicas de la familia F1 como excitadora sean
compatibles con las de la familia F2 como carga, calcula el Fan-out.

Familia F1

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Familia F2

Criterios de corrección:
Ejer 1: si hacen el módulo 16 les pongo 0.5 puntos. Si fallan en vez de NAND una AND les
quito 0.5 Si faltan los 1s -0.5 bajada -0.25

Ejercicio 2: planteamiento y tabla transiciones 1.5 puntos. Simplificación de la tabla general y

circuito 1 punto.
Por cada estado de más resto 0.25. Fallos que no sean de simplificación cada uno resto 0.5.
Sin solapamiento -0.5. Olvidarse en el circuito la salida -0.25. Reloj -0.25

Ejercicio 3: apartado 1 cada fallo -0.25.

Hay una alumna que ha hecho solo las excitaciones: 0.5
La única que no descontaré es la Q2 Q1 Q0 1 0 0 que se convierte en ella misma y algunos no
la han analizado.
Al que hace muy mal y hace luego el diagrama le pongo 0.5

Ejercicio 4
a) 1 o 0
b) Cada fallo -0.25
c) X
d) 1 o 0

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