UTN-FRA Catedra Técnicas Digitales I TP 8 –Ctos. Sec.

De Modo Fundamental, Latchs y Flip Flops

TP 7 – Ctos. Sec. De Modo Fundamental, Latchs y Flip Flops

1) Dado el siguiente circuito:

74LS75/4
74LS08/4

E D Q salida

reloj
LE

Y las siguientes señales:

reloj

Se pide:
a) Construir un gráfico con la forma de onda en la salida.
b) El funcionamiento del circuito es que la señal E es una habilitación que dejar pasar o no
el reloj a la salida. Sin embargo, la habilitación presenta una característica particular.
Explicar esta característica.
c) Indica cual es la máxima frecuencia de la señal de reloj.
d) Indicar cual es el tiempo de demora del circuito.

a)

1
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b) Además de funcionar la entrada E como una habilitación que permite el paso de la señal
CLK, al pasar E al estado bajo, el clock pasara al estado bajo luego del siguiente flanco y no
individualmente.

c) Frecuencia máxima = 1 / (tdFF + tdAnd) = 1 / (16ms + 10ms) = 38,46 Hz

d) Td total = Td LE + Td and = 16ms + 10ms = 26ms

2) Dado un flip flop disparado por flanco del tipo que se indica, agregarle las compuertas
adicionales exteriores necesarias para que se transforme en un flip-flop del otro tipo
indicado.
a) D en T (Usar para el diseño un 74LS174 y lógica adicional)
b) T en D (Usar para el diseño un 74LS112 y lógica adicional)

a)

T Q Q* D
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 0

b)

D Q Q* T
0 0 0 0
0 1 0 1
1 0 1 1
1 1 1 0

2
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3) Dar la descripción en VHDL, de los siguientes Flip Flop:

a) Tipo D
b) Tipo JK

a)

3
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b)

4) Se desea realizar, usando como base un flip flop T (74 LS 112), un circuito de 3 entradas:
una que responda como un FF T, otra como un D y la señal de control M tal que, cuando M sea
0, el dispositivo se comporte como un flip flop T controlado por la entrada correspondiente,
mientras que, si M es 1, se comportará como un D controlado por la entrada respectiva.
a) Implementar el circuito con dispositivos reales.
b) Realizar la descripción en VHDL.

a)
Para implementar el circuito puede usarse un integrado 78ls386 que contiene 4 compuertas
XOR, un multiplexor cuádruple 74ls157 y un 74ls112 para el Flip Flop un cd4013

4
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b)
Library IEEE;
Use IEEE.STD_LOGIC_1164.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity FF_T_Y_D is
Port (T: in std_logic;
D: in std_logic;
M: in std_logic;
CLK: in std_logic;
CLEAR: in std_logic;
Q: buffer std_logic);
end FF_T_Y_D:
architecture behavior of FF_T_Y_D is
begin
Process (CLEAR, CLK)
begin
if CLEAR='0' then Q<='0';
elsif (CLK'event and CLK = '0' and M='0') then
Q<= T xor Q;
elsif (CLK'event and CLK = '0' and M='1') then
Q<=D;
end if;
end process;
end behavior;

5) Dar la forma de onda de salida, cuando son atacados por las señales que más abajo se
muestran, de:
a) un flip flop JK amo-esclavo
b) un flip flop JK disparado por flanco positivo.

5
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a)

b)

6) Dar la forma de onda de salida, cuando son atacados por las señales que más abajo se dan,
de:
a) un latch D
b) un flip flop D disparado por flanco positivo de reloj
c) realizar la descripción de ambos casos en VHDL.

6
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c)

Library IEEE;
Use IEEE.STD_LOGIC_1164.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity LATCH_D is

Port ( D: in std_logic;
LE: in std_logic;
Q: out std_logic);

end LATCH_D;

architecture behavior of LATCH_D is

Signal S1: std_logic;

begin

if LE= '1' then

Q<=D;
S1<=D;

elsif LE='0' then

Q<=S1;

end if;
end behavior;

7
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Library IEEE;
Use IEEE.STD_LOGIC_1164.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity FFD is

Port ( D: in std_logic;
CLK: in std_logic;
CLEAR: in std_logic;
Q: out std_logic);

end FFD ;

architecture behavior of FFD is

begin
process (CLEAR, CLK)

begin

if CLEAR = '0' then Q <= '0';

elsif (CLK'event and CLK = '1') then
Q<=D;

end if;
end process;
end behavior;

7) Para el FFJK CD4027 y teniendo en cuenta los datos del funcionamiento dinámico de la tabla,
indicar:
a) Ecuación característica, tabla de verdad y tabla de excitación.
b) Que tensión de alimentación tendrá aplicado el dispositivo (V DD), si el tiempo de
propagación requerido es de 65 ns; indique la familia lógica del dispositivo.
c) Calcular la Inmunidad al Ruido del FF, para dicha tensión de alimentación.
d) Si la frecuencia de operación del FF es de 10KHz, calcule la potencia dinámica (C L=50pf).

a) Ecuacion característica ->

Tabla de verdad

J K Q Q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0

8
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1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

Tabla de verdad reducida

Tabla de excitación

Q Q* J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

b)
VDD= 15 V
Familia lógica= CMOS

c)
Para VDD=15V

VOHmin=14,95V
VIHmin=11V
VILmax=4V
VOLmax=0,05V’

VNIh=14,95V – 11V = 3,95V

VNIl=4V-0,05V = 3,95V

Inmunidad al ruido para VDD=15V -> 3,95V

d) Potencia dinámica
Pd= f (CL + CPD) VDD^2
f= 10Khz CPD= 35pF
CL=50Pf VDD= 15V

Pd=191,25 uW
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9) El producto final de una fabricación son barras metálicas cuya longitud debe ser inferior o
igual a L. Para hacer la selección del producto terminado se utiliza el sistema mostrado en la
siguiente figura:

Está constituido por una cinta transportadora que hace pasar las barras entre dos detectores
fotoeléctricos separados por una distancia L y constituidos por un emisor y un receptor de
luz. La salida de los receptores adopta dos niveles de tensión diferenciados según esté o no
una barra situada entre él y su emisor respectivo. Se asigna por convenio el estado lógico 1 a
la salida cuando la barra está situada delante del detector y el estado 0 en el caso contrario.
Después del segundo detector existe una pequeña puerta trampa (trampilla) accionada por un
motor M. Si la barra tiene una longitud mayor que L, se ha de excitar M y abrir la puerta para
dejar caer la
barra; en caso contrario no ha de excitarse M. Una vez comprobada la barra, el motor M ha
de volver a des excitarse y el sistema quedará preparado para una nueva detección.
Se pide diseñar un sistema secuencial asíncrono cuyas entradas sean las salidas de los
detectores, que denominaremos x1 y x2, y cuya salida z accione el motor M al ponerse en
estado 1. Suponer que la distancia que separa dos barras sometidas a verificación es tal
que nunca podrá entrar una en la zona de detección mientras se está comprobando la
anterior.

c) Realizar la descripción en VHDL del circuito diseñado.

a)

X1 X2 M
0 0 0
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0 1 0
1 0 0
1 1 1

d)
Library IEEE;
Use IEEE.STD_LOGIC_1164.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity trampilla is

Port ( D, LE :in std_logic;

Q: out std_logic);

end trampilla;
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architecture behavior of trampilla is

begin
process (LE, D)

begin

if LE = '1' then Q <= D;

end if;
end process;
end behavioral;

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