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10 PRCTICAS DE ELECTRNICA DIGITAL J.

Miguel Castillo Castillo

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo

PRACTICA N 1. CERRADURA DIGITAL CODIFICADA __________________ 4 PRACTICA N 2. CIRCUITO DE DECISIN MAYORITARIA _____________ 6 PRACTICA N 3. DETECCIN Y SEALIZACIN DEL NIVEL DE LIQUIDO __________________________________________________________________ 9 PRACTICA N 4. CIRCUITO DE CONTROL DE INTERRUPCIONES _____ 12 PRACTICA N 5. OBTENCIN DE UN BIESTABLE GTD A PARTIR DE UN BIESTABLE J-K __________________________________________________________ 15 PRACTICA N 6. CONTROL DE NIVELES DE LQUIDOS _______________ 19 PRACTICA N 7. CERRADURA DE ALTA SEGURIDAD __________________ 23 PRACTICA N 8. CONTADOR SNCRONO MODULO 6, CON BIESTABLES.
___________________________________________________________________________ 27

PRACTICA N 9. CONTROL DE ENVASADO. ____________________________ 30 PRACTICA N 10. SISTEMA DE CONTROL DE UNA CINTA TRANSPORTADORA. _____________________________________________________ 32
ANEXOS ___________________________________________________________________ 36

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo

Estas 10 prcticas pertenecen a un curso de diseo y reparacin de circuitos digitales que corresponda al segundo nivel del curso de Electrnica Digital realizado en el ao 1986. Como veris, las primeras prcticas, comienza con un repaso a la lgica combinacional ms sencilla con operadores lgicos AND, OR, NOT NAND y NOR, y posteriormente alcanzando niveles ms complejos en sistemas secuenciales con transformacin de biestables, contadores, comparadores, memorias y circuitos autmatas y, siempre utilizando casos prcticos. Veris tambin las fases de diseo utilizando la tabla de verdad y de transicin, los diagramas de estados, los teoremas de reduccin de ecuaciones lgicas como Boole, Karnaugh Morgan y la implementacin en circuito elctrico. El desarrollo de estas tablas, en algunas prcticas, es un poco ms laboriosa y quizs complicada de entender para algunos lectores sobre todo si no se conoce las tcnicas de planteamiento y simplificacin de variables para determinadas condiciones lgicas de entrada y salida y, para ello, se debe tener bien comprendido la temtica del problema para obtener al final un planteamiento y resolucin correcto. Al final del documento se aade un Anexo que contiene una tabla con los circuitos integrados TTL ms utilizados y los data book de algunos integrados utilizados en las prcticas. Pretendo que con estas 10 prcticas se aporte, en principio, los conocimientos suficientes para plantear y resolver un problema que tengamos que utilizar la lgica digital, aunque el problema sea sencillo. Y queda decir, por mi parte, que... las viejas prcticas nunca mueren.

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PRACTICA N 1. CERRADURA DIGITAL CODIFICADA


TEMA: DISEO Y REPARACIN DE CIRCUITOS COMBINACIONALES SENCILLOS TITULO DE LA PRCTICA: CERRADURA DIGITAL OBJETIVO DE LA PRACTICA: REPASO DE PUERTAS LGICAS AND, OR, NOT, NAND Y NOR ENUNCIADO DEL PROBLEMA: Disear un circuito digital para una cerradura electrnica que responda a una sola clave combinacin. La clave secreta conocida nicamente por el propietario, se formar mediante cinco interruptores A, B, C, D y E. Si es usada para abrir la cerradura, cualquier combinacin distinta de la clave secreta, deber sonar una alarma(AL) . Esta alarma no debe dispararse mientras se est formando la clave de entrada, para ello, introduciremos una seal ms que llamaremos de validacin (V). La seal de apertura (AP) debe activarse para la siguiente combinacin de seales de entrada: A, B, D = Nivel alto, C, E = Nivel bajo.

CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1 1

CIRCUITO INTEGRADO 7404 7408 7410

FUNCIN LGICA Seis inversores. LP Lgica Positiva Cudruplo puerta AND. Dos entradas. LP Triple puerta NAND. Tres entradas. LP

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7404 7408 7410

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 14

Pin - GND 7 7 7

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad.

V 1

ENTRADAS A B C D 1 1 0 1 TODAS LAS DEMAS COMBINACIONES, CON V = 1 TODAS LAS DEMAS COMBINACIONES, CON V = 0

E 0

SALIDAS AP AL 1 0 0 1 0 0

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad. AP = A . B . C . D . E . V AL = A . B . C . D . E . V + Todos el resto de combinaciones de A, B, C, D y E con V = A . B. C . D. E+V Fase 3. Implementacin mediante puertas lgicas AND, NAND y NOT, de las ecuaciones obtenidas en la fase 2.

Fase 4. Montar el circuito correspondiente al esquema de la Fase 3 en el entrenador lgico. Fase 5. Verificar el correcto funcionamiento. Medir con osciloscopio el diagrama de tiempos.

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PRACTICA N 2. CIRCUITO DE DECISIN MAYORITARIA


TEMA: DISEO Y REPARACIN DE CIRCUITOS COMBINACIONALES SENCILLOS TITULO DE LA PRCTICA: CIRCUITO DE DECISIN MAYORITARIA OBJETIVO DE LA PRACTICA: REPASO DE PUERTAS LGICAS AND, OR, NOT, NAND Y NOR ENUNCIADO DEL PROBLEMA: Una planta elctrica nuclear tiene entre sus circuitos digitales de control uno que debe presentar una fiabilidad especialmente elevada. Para aumentarla se usan tres circuitos idnticos, lo que se conoce normalmente como redundancia modular triple. Las salidas de estos tres circuitos se llevan a una puerta mayoritaria, la cual es un dispositivo cuya salida es siempre concordante con la mayora de las entradas. Por tanto, si uno de los circuitos falla, la salida de la puerta mayoritaria indicar lo que marquen los otros dos circuitos. CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1

CIRCUITO INTEGRADO 7408 7432

FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7408 7432

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14

Pin - GND 7 7

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad.

A 0 0 0 0 1 1 1 1

ENTRADAS B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

SALIDAS S 0 0 0 1 0 1 1 1

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad: S=A.B.C + A. B.C+A.B.C+A.B.C Fase 3. Simplificacin de las ecuaciones lgicas, por el mtodo de Karnaugh: 0 1 00 0 0 01 0 1 11 1 1 10 0 1

S = A.B + B.C + A.C Fase 4. Implementacin mediante puertas AND y OR de la ecuacin obtenida en la fase 3.

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Fase 5. Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico. Fase 6. Verificar el correcto funcionamiento. Medir con el osciloscopio diagramas de tiempos.

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PRACTICA N 3. DETECCIN Y SEALIZACIN DEL NIVEL DE LIQUIDO


TEMA: DISEO Y REPARACIN DE CIRCUITOS COMBINACIONALES SENCILLOS TITULO DE LA PRCTICA: DETECCIN Y SEALIZACIN DEL NIVEL DE LIQUIDO OBJETIVO DE LA PRACTICA: REPASO DE PUERTAS LGICAS AND, OR, NOT, NAND Y NOR ENUNCIADO DEL PROBLEMA: En el centro de control del embalse de Guadalcacn necesitan instalar un panel de control que visualice y sealice tres niveles de llenado: Nivel 1: Deteccin al 50 % y con sealizacin ptica de color verde Nivel 2: Deteccin al 75 % y con sealizacin ptica de color naranja Nivel 3: Deteccin al 100 % y con sealizacin ptica de color rojo intermitente y salida de alarma.

El sistema debe sealizar y acumular los niveles que se vayan activando, produciendo una alarma cuando los tres niveles se encuentren activados, ejecutndose seguidamente la apertura de las compuertas del embalse. CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1 1

CIRCUITO INTEGRADO 7408 7432 7404

FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis puertas inversores NOT. LP

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7408 7432 7404

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 14

Pin - GND 7 7 7

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DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad.

SENSOR 1 SENSOR 2 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1

SENSOR 3 NIVEL 1 NIVEL 2 NIVEL 3 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 1 1

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad, por el mtodo de Karnaugh. Como se puede observar en la tabla hemos elegido en el Nivel 1 (50 %) los siguientes estados y simplificado por Karnaugh: 0 0 0 1 0 0 01 0 0 11 1 1 10 1 0

Nivel 1 = S1 . S3 + S1 . S2; Sacando factor comn de S1 obtenemos: S1 ( S2 + S3 ) Como se puede observar en la tabla hemos elegido en el Nivel 2 (75 %) los siguientes estados y simplificado por el mtodo de Karnaugh: 0 1 0 0 0 0 Nivel 2 = S1 . S2 ; Como se puede observar en la tabla hemos elegido en el Nivel 3 (100 %) los siguientes estados y simplificado por Karnaugh: 0 0 0 0 Nivel 3 = S1 . S2 . S3 ; 01 0 0 11 0 1 10 0 0 01 0 0 11 1 1 10 0 0

0 1

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 3. Implementacin mediante puertas AND, OR y NOT de las ecuaciones obtenidas en la fase 2.

Fase 4. Montar el circuito correspondiente al esquema de la fase 3 en el entrenador lgico. Se podr simular las entradas de sensores con conmutadores para nivel uno y cero. Opcionalmente y a modo didctico se puede utilizar el siguiente circuito para detectar la seal de fluido.

Fase 5. Verificar el correcto funcionamiento. Simular la salida con un LED de color verde para el nivel 1, un LED de color naranja para el nivel 2 y un LED intermitente de color rojo para el nivel 3.

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PRACTICA N 4. CIRCUITO DE CONTROL DE INTERRUPCIONES


TEMA: DISEO Y REPARACIN DE CIRCUITOS COMBINACIONALES SENCILLOS TITULO DE LA PRCTICA: CIRCUITO DE CONTROL DE INTERRUPCIONES OBJETIVO DE LA PRACTICA: REPASO DE PUERTAS LGICAS AND, OR, NOT, NAND Y NOR ENUNCIADO DEL PROBLEMA: Un submarino nuclear tiene un sistema de control y seguridad que detecten las siguientes anomalas: 1. 2. 3. 4. Temperatura del reactor excesiva Nivel de radiacin en cabina por encima del normal Temperatura del refrigerante del reactor excesivo Ritmo de consumo del refrigerante por encima de lo normal

Disear un sistema que genere una seal de interrupcin y dos seales para indicar las anomalas expuestas anteriormente de forma codificada y teniendo en cuenta la prioridad determinada por el nmero asignado a la entrada. (La seal 1 tendr ms prioridad que la 2 y as sucesivamente)

I1

P0
I2

P1
I3

Selector de Interrupciones

Interrupcin
S1 S2

Identificacin

P2
I4

P3

CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 2 1

CIRCUITO INTEGRADO 7408 7432 7404

FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis inversores. Lgica Positiva 12

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ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7408 7432 7404

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 14

Pin - GND 7 7 7

DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad.

I1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

I2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

ENTRADAS I3 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

I4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

S1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1

SALIDAS S2 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1

I 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad. Seleccin por Maxterm. I = I1 . I2 . I3 . I4 I = I1 + I2 + I3 + I4

S1 = I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 S2 = I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 13

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 3. Simplificacin de las ecuaciones lgicas, por el mtodo de Karnaugh:

00 00 01 11 10 0 1 1 1

01 0 1
1 1

11 0 1
1 1

10 0 1 1 1 S1 10 1 0 1 1

S1 = I1 . I2 ; S1 = I1 . I2 = I1 + I2 00 00 01 11 10 0 0 1 1 01 0 0
1 1

11 1 0
1 1

S2 = I1 . I3 + I1 . I2 S2 = I1 . I3 + I1 . I2 = I1 + I3 . I2 I = I1 + I2 + I3 + I4 S2

(Interrupcin)

Fase 4. Implementacin mediante puertas AND, OR y NOT de las ecuaciones.

Fase 5. Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico. Fase 6. Verificar el correcto funcionamiento. 14

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PRACTICA N 5. OBTENCIN DE UN BIESTABLE GTD A PARTIR DE UN BIESTABLE J-K


TEMA: TRANSFORMACIN DE BIESTABLES TITULO DE LA PRCTICA: OBTENCIN DE UN BIESTABLE GTD A PARTIR DE UN BIESTABLE JK OBJETIVO DE LA PRACTICA: REPASO DEL METODO DE TRANSFORMACIN DE BIESTABLES ENUNCIADO DEL PROBLEMA: Un laboratorio de instrumentacin debe de permanecer con unas condiciones ambientales muy estables. Temperatura, grado de humedad y grado de polucin son monitoreados de modo permanente con sensores que solo en caso de estar dentro de los limites permanecern sin dar la alarma. Estos sensores daran alarma tanto por exceso como por defecto. Los sensores los simularemos con interruptores que en caso de alarma el interruptor (sensor) dara un nivel alto. Se pide disear un circuito de control que accione un equipo acondicionador de aire. Su tabla de funcionamiento ser: GRADO HUMEDAD 0 0 1 1 TEMPERATURA 0 1 X X POLUCIN X X 0 1 Q(T+1) Q(t) Q(t) negado 0 1

Nota: X significa indistintamente 0 1. La tabla de funcionamiento anterior nos obliga a realizar un biestable GTD a partir del J-K que disponemos. La tabla de verdad de un GTD es la siguiente: G 0 0 1 1 T 0 1 X X D X X 0 1 Q(T+1) Q(t) Q(t) negado 0 1

Nota: X significa indistintamente 0 1

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo CIRCUITOS INTEGRADOS A UTILIZAR: Para el desarrollo de esta prctica dispondremos de los siguientes componentes: UNIDADES 1 1 1 1 CIRCUITO INTEGRADO 7408 7432 7404 7476 FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis inversores. Lgica positiva Doble flip-flop J-K. (Maestro auxiliar)

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7408 7432 7404 7476

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 14 5

Pin - GND 7 7 7 13

DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad del biestable j-k.

J 0 0 1 1 0 0 1 1

ENTRADAS K 0 0 0 0 1 1 1 1

Q(t) 0 1 0 1 0 1 0 1

SALIDAS Q(t+1) 0 1 1 1 0 0 1 0

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 2. Contraste comparacin entre la tabla del J-K y la del nuevo GTD del enunciado del problema. Para ello estudiaremos los distintos valores de las entradas J-K atendiendo a su propia tabla de verdad para todas las combinaciones de la tabla de verdad del GTD.

G 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

T 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Q(T) 0 1 0 1 0 1 0 1 0 1 O 1 0 1 0 1

Q(T+1) 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1

J 0 X 0 X 1 X 1 X 0 X 1 X 0 X 1 X

K X 0 X 0 X 1 X 1 X 1 X 0 X 1 X 0

Nota: X significa indistintamente 0 1 Fase 3. Simplificacin de las salidas GTD Q(t), por el mtodo de Karnaugh: Q(t) D 00 00 01 11 10 0 0 0 1 J = G. T + G .D Q(t) D 00 00 01 11 10 X X X X K = G.T + G.D 01 X X X X 11 0 0 0 1 10 0 1 1 1 01 0 1 1 1 11 X X X X 10 X X X X

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Fase 4. Implementacin del biestable GTD mediante puertas AND, OR, NOT y biestable J-K.

Fase 5. Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico.

Fase 6. Verificar el correcto funcionamiento. Para ello insertar, mediante interruptores, los valores (ceros y unos) a las entradas GTD del esquema obtenido en la fase 4, comprobando que cumple la tabla de verdad del biestable GTD enunciado en la fase 1 y 2. Introducir una seal de reloj a la entrada CK del biestable. Medir con el osciloscopio los diagramas de tiempos. Montar el siguiente circuito astable como generador de seal cuadrada para utilizarlo a la entrada de seal de reloj CK con una frecuencia aproximada de 2 Hz. 7404 1 2 3 7404 4 Salida 10K 20K 10uF

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PRACTICA N 6. CONTROL DE NIVELES DE LQUIDOS


TEMA: ELEMENTOS COMBINACIONALES Y SECUENCIALES TITULO DE LA PRCTICA: CONTROL DE NIVELES DE LIQUIDOS OBJETIVO DE LA PRACTICA: REPASO DE SENCILLOS ELEMENTOS DE MEMORIA (BIESTABLES) ENUNCIADO DEL PROBLEMA: Un pozo (P) debe de llenar un depsito (D) a travs de una bomba (B), y se desea efectuar el llenado de manera totalmente automtico. Para tal fin se sitan dos sondas en el pozo (P) y otras dos en el depsito (D), de tal forma que las sondas del pozo indiquen una el nivel mnimo (Pmin) y la otra el nivel mximo (Pmx), as como tambin las dos sondas del deposito indicarn una el nivel mnimo (Dmin) y la otra el nivel mximo (Dmax). Estas cuatro sondas nos proporcionarn un nivel lgico alto cuando no las cubra el agua y un nivel lgico bajo cuando si las cubra. Simulando estas sondas mediante interruptores de nivel lgico, se desea disear un circuito que controle la puesta en marcha y paro del motor, de acuerdo con las siguientes condiciones: a) Siempre que la sonda D (mx) est cubierta o la P (min) no lo est, la bomba permanecer parada. b) Siempre que la sonda (Dmin) no est cubierta por el agua el motor estar en marcha salvo en el caso de que la sonda (Pmin) tampoco est cubierta, en cuyo caso el motor ha de estar parado. c) Para las restantes condiciones (o casos lgicos) el motor permanecer como estuviese inicialmente a dicha condicin. d) En aquellos casos incoherentes, por avera de alguna de las sondas, el motor se parar y dar una seal de alarma de nivel alto.

Bomba

- D (max) - D (min)

- P(max) Deposito (D) -P (min) Pozo (P)


Nota: Se utilizar como circuito secuencial bsico el biestable R-S (NAND).

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1 1 1 1

CIRCUITO INTEGRADO 7408 7432 7404 7410 7430

FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis inversores. Lgica Positiva Triple puerta NAND. Tres entradas. LP. Cudruplo puerta OR. Dos entradas. LP.

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7404 7408 7410 7430 7432

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 14 14 14

Pin - GND 7 7 7 7 7

DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad. Tabla de verdad esquematizada de sensores pozo (P) y depsito (D) POZO P (mx) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 P (mn) 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 DEPSITO D (mx) D (mn) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 20 ESTADO BOMBA Q (t+1) 0 Incoherente 0 Q (t) 1 Incoherente 0 Incoherente 0 Incoherente 0 Incoherente 0 0 Incoherente 0 Q (t) 1 0 Incoherente 0 0 0 SALIDA ALARMA 0 1 0 0 1 1 1 1 0 1 0 0 0 1 0 0

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Tabla de verdad de la clula R-S (NAND) ENTRADAS R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Q (t) 0 1 0 1 0 1 0 1 SALIDAS Q (t+1) ND (No determinado) ND (No determinado) 0 0 1 1 0 1

Desarrollo de la tabla de sensores del pozo (P) y del depsito (D) POZO P (mx) P (mn) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 DEPSITO D (mx) D (mn) 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 21 Q(T) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q(T+1) 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 R-S (NAND) X 0 X 0 X 1 1 1 X 0 X 0 X 0 X 0 X 0 X 0 X 1 1 1 X 0 X 0 X 0 X 0 1 1 1 1 1 X 0 X 1 1 1 1 1 1 1 1 1 1 1 1 1 X 0 X 1 1 1 1 1 1 1 1

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Fase 2. Obtencin de frmulas mediante mapas de Karnaugh: Q(t) D(max) D(min) 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 X X X X 1 1 X X X X X X X X X X D(max)

R = D(mx) . Q(t) . P (mn) + Q(t) Q(t) D(max) D(min) 1 1 1 1 X X 1 1 X X 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 D(max)

S = D (mx) . D (mn) . P (mn) . Q (t)

Fase 3. Implementacin mediante puertas AND, OR, NAND y NOT de las ecuaciones.

Fase 4. Montar el circuito correspondiente al esquema de la fase 3 en el entrenador lgico. Fase 5. Verificar el correcto funcionamiento. 22

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PRACTICA N 7. CERRADURA DE ALTA SEGURIDAD


TEMA: AUTMATAS TITULO DE LA PRCTICA: CERRADURA DE ALTA SEGURIDAD OBJETIVO DE LA PRACTICA: REPASO DE LA TEORA DE DISEO DE AUTMATAS ENUNCIADO DEL PROBLEMA: Disear una cerradura de alta seguridad que cumpla las siguientes condiciones: 1. La cerradura responder solamente a una clave numrica inalterable en su orden, y ser: 1, 3, 7. 2. El operador que cometa un error al marcar la clave, precisar marcar el nmero anterior del errado en la clave. Nota: Al no poseer el entrenador digital un teclado decimal, sustituiremos este por tres interruptores (SW1, SW2 y SW3) del entrenador. Los nmeros de la clave decimal sern formados en binario. CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1 1 1

CIRCUITO INTEGRADO 7408 7432 7476 74151

FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Doble flip-flop JK (Maestro auxiliar) Multiplexor de 8 entradas. Lgica +

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7408 7432 7476 74151

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 5 16

Pin - GND 7 7 13 8

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Diagrama de estados: N=1 (1) N=3 (1) N=7 (1) N=7 (1,0)

A/0
N=1 (0) N=3

B/0
(0) N=7

C/0

D/1

Fase 2. Clasificacin de estados y nmero de biestables. Existen 4 estados N que son: ( A, B, C y D). El nmero de biestables ser: n-1 2 1 2 N 2 4 2 n

n = 2 Biestables Fase 3. Circuito formador del cdigo binario.

PESOS ASIGNADOS INTERRUPTORES

2 SW1 1 1 1

2 SW2 0 1 1

2 SW3 0 0 1

Clave decimal 1 3 7

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Para formar la clave usaremos el multiplexor TTL 74151 de 8 bits.

SALIDA = SW1 . SW2 . SW3 . E1 + SW1 . SW2 . SW3 . E3 + SW1 . SW2 . SW3 . E7 Fase 4. Tabla de Transiciones.
VALORES DE ENTRADA BIESTABLES JB KB JA KA 0 X 0 X 0 X 1 X 0 X X 1 1 X X 1 X 1 1 X X 0 1 X X 0 X 0 X 0 X 0

ENTRADA N 0 1 0 1 0 1 0 1

ESTADO (T) QB 0 0 0 0 1 1 1 1 QA 0 0 1 1 0 0 1 1

SALIDA ESTADO (T+1) Z 0 0 0 0 0 1 1 1 QB 0 0 0 1 0 1 1 1 QA 0 1 0 0 1 1 1 1

QA QB X X N X X KA = QB QA QB X X N KB = QA . X 25 1 0 0 0 X X 0 0 1 1

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QA QB 0 1 1 1 X X X X

JA = X + QB = X . QB QA QB 0 0 X X JB = QA . X X X 0 1

Fase 5. Implementacin del circuito de una cerradura de alta seguridad, utilizando puertas AND, OR, biestables J-K y un multiplexor de 8 vas.

Fase 6. Montar el circuito correspondiente al esquema de la fase 5 en el entrenador lgico. Fase 7. Verificar el correcto funcionamiento. Para ello se deber seleccionar con los interruptores SW1 (A), SW2 (B) y SW3 (C) la clave 1,3,7. El primer dgito de la clave en decimal es el 1 que en binario ser SW1 en alto y SW2, SW3 en bajo, luego pulsar el interruptor Enable (E). De forma semejante actuar para cada uno de los restantes dgitos de la clave (3,7). 26

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PRACTICA N 8. CONTADOR SNCRONO MODULO 6, CON BIESTABLES.


TEMA: MDULO CONTADORES TITULO DE LA PRCTICA: CONTADOR SNCRONO MODULO 6, CON BIESTABLES OBJETIVO DE LA PRACTICA: PROBLEMA A DESARROLLAR EN EL AULA A FIN DE SERVIR DE EJEMPLO DEL MTODO DE DISEO DE MDULOS SNCRONOS CON BIESTABLES J-K, D, T. ENUNCIADO DEL PROBLEMA: Disear un mdulo contador sncrono 6 utilizando biestables tipo D.

CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1 1 1 1

CIRCUITO INTEGRADO 7404 7408 7410 7432 7474

FUNCIN LGICA Seis inversores. Lgica positiva Cudruplo puerta AND. Dos entradas. LP Triple puerta NAND. Tres entradas. LP Cudruplo puerta OR. Dos entradas LP Cudruple puerta OR. Dos entradas. LP

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7404 7408 7410 7474

ALIMENTACIN + - 5 VCC Pin + Vcc 14 14 14 14

Pin - GND 7 7 7 7

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Determinar el nmero de biestables: El nmero de biestables ser: n-1 2 2 2 N 2 6 2 n

3 n = 3 biestables

Fase 2. Tabla de verdad de las transiciones:


ESTADO T Qb 0 0 1 1 0 0 ESTADO T+1 Qb 0 1 1 0 0 0 ENTRADAS Db 0 1 1 0 0 0

Qc 0 0 0 0 1 1

Qa 0 1 0 1 0 1

Qc 0 0 0 1 1 0

Qa 1 0 1 0 1 0

Dc 0 0 0 1 1 0

Da 1 0 1 0 1 0

Fase 3. Mapas de Karnaugh de las entradas Qb Qa 1 1 0 0 Da = Qa Qb Qa 0 0 Qc Db = Qb .Qa + Qa . Qb . Qc Qb Qa 0 1 Qc Dc = Qa .Qb + Qa . Qc 28 0 0 1 X 0 X 1 0 0 X 1 X 0 X 1 1

Qc

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Fase 4. Implementacin de las ecuaciones lgicas resultantes en la fase 3 para el esquema de un mdulo contador sncrono 6.

Fase 5. Verificar el correcto funcionamiento del circuito. Para ello, insertar seales (pulsos interruptor) a la entrada de seal y verificar que cuenta de cero a cinco en binario.

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PRACTICA N 9. CONTROL DE ENVASADO.


TEMA: AUTOMATISMOS CON CONTADORES TITULO DE LA PRCTICA: CONTROL DE ENVASADO OBJETIVO DE LA PRACTICA: REPASO DE CIRCUITOS CONTADORES Y COMPARADORES ENUNCIADO DEL PROBLEMA: En una fabrica de productos farmacuticos se desea controlar el llenado de frascos automticamente, para ello se dispone un sistema que consta de: a) Un detector fotoelctrico que detecta que cae una cpsula. b) Los pulsos del detector van a un contador de 4 bits (7493 con capacidad por tanto de contar hasta 15) c) Mediante cuatro interruptores vamos a decidir el nmero de cpsulas a introducir en cada frasco, nmero que ser fijo para cada tipo de medicamento, pero variable para diferentes preparados. d) Iremos comparando el nmero seleccionado mediante los interruptores y el nmero que seale el contador, en un comparador de 4 bits (7485). e) Cuando los nmeros sean iguales, hemos de poner a cero el contador para el llenado del frasco siguiente. f) Al mismo tiempo la seal de igualdad servir para controlar el movimiento de la cinta transportadora. g) Mientras se est llenando el frasco debe de estar encendido un LED de proceso correcto de llenado. h) Si el nmero de cpsulas contadas fuera superior al nmero establecido previamente mediante los interruptores, debe encenderse un LED de alarma. El dibujo siguiente resume el proceso:
Cpsulas

Foto detector Foco de luz Frasco Cinta transportadora Motor Al contador

Seales de control de movimiento

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CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 1 1

CIRCUITO INTEGRADO 7485 7493

FUNCIN LGICA Comparador de 4 bits Contador. Divide 2 y por 8

ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7485 7493

ALIMENTACIN + - 5 VCC Pin + Vcc 16 5

Pin - GND 8 10

DESARROLLO DE LA PRCTICA: Fase 1. Implementacin del circuito de control descrito anteriormente, utilizando un contador de 4 bits que cuente los pulsos de reloj (7493) y un comparador de 4 bits (7485)

Fase 2. Montar el circuito correspondiente al esquema de la fase 1 en el entrenador lgico. Fase 3. Verificar el correcto funcionamiento. Simularemos los pulsos del fotodetector mediante una seal de reloj de periodo aproximado a 1 Hz. Medir con el osciloscopio el diagrama de tiempos. 31

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PRACTICA N 10. SISTEMA DE CONTROL DE UNA CINTA TRANSPORTADORA.


TEMA: AUTOMATISMOS CON MEMORIAS TITULO DE LA PRCTICA: SISTEMA DE CONTROL DE UNA CINTA TRANSPORTADORA OBJETIVO DE LA PRACTICA: SER UTILIZADA COMO EJEMPLO PRCTICO EN DISEO DE AUTMATAS ENUNCIADO DEL PROBLEMA: Una cinta transportadora circula transportando piezas procedentes de una cadena de montaje. Una clula fotoelctrica (simulada por un interruptor) detecta la presencia de una pieza en la cinta transportadora (bajo) de modo peridico (frecuencia de reloj). Disear el automatismo que tras tres comprobaciones ms seguidas de que no existe pieza en la cinta transportadora d una salida de alarma. Desarrollarlo por un autmata Moore Nota: La presencia de una pieza en la cinta se simbolizar con un nivel bajo (0). La carencia de pieza por un nivel alto (1) del interruptor que representar a la clula fotoelctrica. CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADES 2 1

CIRCUITO INTEGRADO 7476 6330

FUNCIN LGICA Doble biestable J-K Memoria EPROM (32x8)

Los biestables 7476 han de ser utilizados como tipo T. La memoria 6330 (32x8) se utilizar para la generacin de las ecuaciones resultantes del proceso del disparo. Su conexionado, as como el programa a grabar, se realizar de acuerdo a las siguientes condiciones: 1. Las variables que conformarn las ecuaciones de diseo sern T0 (entradas biestables A) y Q0 (salida biestables A). Los subndices 0,1, etc., indicarn las entradas y salidas de los biestables que se necesitan. As mismo, los valores de entradas se designarn como variables X. 2. Las variables X. Q0, Q1, etc., se asignarn a las entradas del bus de direccin A0, A1, A2, etc., respectivamente. Las restantes entradas no usadas las fijaremos permanentemente en alto. 32

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo 3. Las variables T0, T1 y Z se asignarn respectivamente a las siguientes salidas del bus de datos: D0, D1, D2. Las otras cinco restantes salidas del bus se fijarn permanentemente en alto. 4. Estas condiciones son nica y exclusivamente a fin de conseguir un nico diseo. Se deber indicar el programa a grabar en sus 8 posiciones de memoria (24 a 31). ALIMENTACIN CIRCUITOS INTEGRADOS:

Tipo 7476 6330

ALIMENTACIN + - 5 VCC Pin + Vcc 5 16

Pin - GND 13 8

DESARROLLO DE LA PRCTICA: Fase 1. Diagrama de estado: Moore.

A/0
0

B/0
0

C/0
0

D/1

Fase 2. Clasificacin de estados y nmeros de biestables. Existen por tanto 4 estados que son: A, B, C y D. El nmero de biestables ser: n-1 2 1 2 N 2 4 2 n

2 n = 2 biestables

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 3. Tabla de transiciones.


ENTRADA X 0 1 0 1 0 1 0 1 ESTADO EN (T) Q1 0 0 0 0 1 1 1 1 Q0 0 0 1 1 0 0 1 1 SALIDA Z 0 0 0 0 0 1 0 1 ESTADO EN (T+1) Q1 0 0 0 1 0 1 0 1 Q0 0 1 0 0 0 1 0 1 VALOR ENTRADA BIESTABLES T1 T0 0 0 0 1 0 1 1 1 1 0 0 1 1 1 0 0

Fase 4. Obtencin de las ecuaciones. Mapas de Karnaugh. Biestables: Q1 Q0 0 0 X T1 = Q1 . X + X . Q0 . Q1 Q1 Q0 0 1 X T0 = Q0 . X + Q1 . X + Q0 . X SALIDA Z Z = Q1 . Q0 Fase 5. Grabacin de la memoria EPROM. Las ecuaciones obtenidas en la fase anterior son: T1 = Q1 . X + Q0 . Q1 . X T0 = Q0 . X + Q1 . X + Q0 . X Z = Q1 . Q0 34 1 1 1 0 0 1 0 1 1 0 1 0

10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Segn estas ecuaciones, para una determinada combinacin de valores X1, Q0 y Q1 correspondern un nico valor para T0, T1 y Z. TABLA DE VERDAD Bus direcciones A3 A2 A1 -- Q1 Q0 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 Bus de datos D5 D4 D3 D2 ---Z 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 Valor D0 Hexadecimal T0 0 F8 1 F9 1 F9 1 FB 0 FA 1 F9 1 FF 0 FC

A4 -1 1 1 1 1 1 1 1

A0 X 0 1 0 1 0 1 0 1

D7 -1 1 1 1 1 1 1 1

D6 -1 1 1 1 1 1 1 1

D1 T1 0 0 0 1 1 0 1 0

Con la obtencin del programa a grabar dado en hexadecimal, as como la posicin de memoria correspondiente, finaliza el proceso de diseo. Slo resta montar asignando los pines de entrada y salida de la memoria 6330 conforme se indica en el enunciado. Fase 6. Implementacin del circuito de control de una cinta transportadora utilizando flipflops y memoria. La clula fotoelctrica ha de ser simulada por un interruptor del entrenador lgico, que en nuestro caso ser el SW1, correspondiente a la entrada X.

Nota: Inicializar el problema pasando el interruptor SW2 a cero (borrado) y pasarlo posteriormente a uno.

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ANEXOS TABLA DE CIRCUITOS INTEGRADOS TTL MAS USUALES:


7400 7402 7404 7406 7407 7408 7410 7411 7414 7420 7425 7427 7430 7432 7437 7440 7442 7443 7444 7450 7451 7453 7454 7460 7470 7473 7474 7475 7476 7480 7481 7482 7483 74283 7485 7486 7489 7491 7492 7493 7494 7495 CUADRUPLE PUERTAS NAND DE 2 ENTRADAS CUADRUPLE PUERTAS NOR DE 2 ENTRADAS SXTUPLE BUFFER INVERSORES SEXTUPLE BUFFER INVERSORES. COLECTOR ABIERTO SXTUPLE INVERSORES. COLECTOR ABIERTO CUADRUPLE PUERTAS AND DE 2 ENTRADAS TREIPLE PUERTAS NAND DE 3 ENTRADAS TRIPLE PUERTA AND DE 3 ENTRADAS SXTUPLE TRIGGER-SCHMITT INVERSORES DOBLE PUERTA NAND DE 4 ENTRADAS PUERTA NOR DUAL DE 4 ENTRADAS CON STROBE. TRIPLE PUERTA NOR DE 3 ENTRADAS PUERTA NAND DE 8 ENTRADAS CUADRUPLE PUERTA OR DE 2 ENTRADAS CUADRUPLE PUERTA CON BUFFER NAND DE 2 ENTRADAS DOBLE PUERTA CON BUFFER NAND DE 4 ENTRADAS DECODIFICADOR BCD A DECIMAL DECODIFICADOR EXCESO 3 A DECIMAL DECODIFICADOR EXCESO 3 A GRAY PUERTAS AND-OR-INVERT DE 2X2 ENTRADAS DUALES. PUERTAS AND-OR-INVERT DE 2X2 ENTRADAS DUALES. PUERTA AND-OR-INVERT DE 4X2 ENTRADAS PUERTA AND-OR-INVERT DE 4X2 ENTRADAS AMPLIACIN DUAL DE 4 ENTRADAS FLIP-FLOP J-K FLIP-FLOP J-K MAESTRO AUXILIAR DUAL FLIP-FLOP TIPO D DUAL LATCH BIESTABLE DE 4 BITS FLIP-FLOP MAESTRO AUXILIAR DUAL J-K SUMADOR COMPLETO DE UN BIT RAM 16X1 (16 BITS, ESTATICAS) SUMADOR COMPLETO DE 2 BITS SUMADOR COMPLETO DE 4 BITS SUMADOR COMPLETO DE 4 BITS COMPARADOR DE MAGNITUD DE 4 BITS CUADRUPLE PUERTAS OR-EXCLUSIVA DE 2 ENTRADAS RAM DE 64 BITS (16 X 4) REGISTRO DESPLAZAMIENTO. ENTRADA SERIE / SALIDA SERIE. 8 BITS CONTADOR DIVISOR POR 12 CONTADOR BINARIO DE 4 BITS REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA SERIE. 4 BIT REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA PARALELO. 4 B

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7496 74100 74104 74121 74123 74150 74151 74251 74153 74154 74155 74156 74157 74161 74162 74164 74166 74167 74178 74180 74181 74182 74192 74193 74279 74284 74285 74298 6522 6532 2716 2732 6330 2016 6116 6520 6502 555 741 REGISTRO DESPLAZAMIENTO. ENTR. PARALELO / SAL. PARALELO. 5 BITS LATCH BIESTABLE DE 4 BIT DUAL FLIP-FLOP J-K MAESTRO-AUXILIAR MONOESTABLE CON ENTRADA TRIGGER-SCHMITT MONOESTABLE REDISPARABLES DUAL CON BORRADO SELECTOR DE DATOS / MULTIPLEXORES 16 VIAS A 1 VIA SELECTOR DE DATOS / MULTIPLEXORES 8 VIAS A 1 VIA SELECTOR DE DATOS / MULTIPLEXORES DE 8 VIAS A 1 VIA SELECTOR DE DATOS DE 4 BITS DUALES DECODIFICADOR DE 4 A 16 VIAS DECODIFICADOR DUAL DE 2 A 4 VIAS DECODIFICADOR BCD A DECIMAL. COLECTOR ABIERTO. SELECTOR DE DATOS DE 2 BITS CUDRUPLES. CONTADOR BINARIO SINCRONO DE 4 BITS CON BORRADO ASNCRONO CONTADOR SINCRONO DE 4 BITS CON BORRADO SNCRONO DECIMAL REGISTRO DESPLAZAMIENTO . ENTRADA SERIE / SALIDA PARALELO. 8 BIT REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA SERIE. 8 BIT MULTIPLICADOR DE DCADAS REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA PARALELO.4B GENERADOR / COMPROBADOR DE PARIDAD PAR / IMPAR DE 8 BITS ALU DE 4 BITS /GENERADOR DE FUNCIN SUMADOR GENERADOR DE ACARREO ADELANTADO CONTADOR DECIMAL BIDIRECCIONAL DE 4 BITS, SINCRONO PROGRAMAB. CONTADOR BINARIO DE 4 BITS BIDERECCIONAL, SINCRONO PROGRAMAB BIESTABLE R-S CON ACTIVACION A NIVEL BAJO MULTIPLICADOR BINARIO PARALELO DE 4 X 4 BITS. MULTIPLICADOR BINARIO PARALELO. SELECTOR DE DATOS DE 2 BITS CUADRUPLE CON ALMACENAMIENTO VIA ROM I/O TIMER EPROM EPROM EPROM (32x8) RAM RAM PIA MICROPROCESADOR OSCILADOR-MULTIVIBRADO ASTABLE Y MONOESTABLE AMPLIFICADOR OPERACIONAL

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DATA BOOK TTL 7474 FLIP-FLOP TIPO D DUAL

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DATA BOOK TTL 7476. FLIP-FLOP MAESTRO AUXILIAR DUAL J-K

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DATA BOOK TTL 7485 COMPARADOR DE MAGNITUD DE 4 BITS.

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo

DATA BOOK TTL 7493 CONTADOR DIVISOR POR 8 Y 16 BINARIO DE 4 BITS

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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DATA BOOK TTL 74151 SELECTOR DE DATOS / MULTIPLEXOR 8 VIAS A 1 VIA.

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