Simulación de Subsistemas

Electrónicos en
Comunicaciones Digitales.
Electrónica Avanzada V

Jesus M. Hernández Mangas

18 de octubre de 2010
2

Copyright ⃝Jesús
c M. Hernández Mangas, 2009
Profesor Titular de Electrónica en la Universidad de Valladolid

No está permitida la reproducción total o parcial de este libro, ni su tra-

tamiento informático, ni la transmisión de ninguna forma o por cualquier
medio, ya sea electrónico, mecánico, por fotocopia, por registro u otros
métodos, sin el permiso previo y por escrito de los titulares del Copyright.
Índice general

1. Fuente de alimentación regulada. Entrada de Audio. Salida de audio. 5

1.1. Fuente de alimentación regulada . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.1.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.2. Entrada de audio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.2.1. Simulaciones a realizar . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.2.2. Análisis de los resultados . . . . . . . . . . . . . . . . . . . . . . . . 8
1.3. Salida de audio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.3.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.3.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2. Filtro paso bajo. Filtro antialias. Filtro reconstructor. 11

2.1. Filtro paso bajo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.1.1. Simulaciones a realizar . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.1.2. Análisis de prestaciones . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2. Filtro anti aliasing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3. Filtro reconstructor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3. Modulador ASK. Modulador BPSK. 15

3.1. Modulador ASK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.1. Simulaciones a realizar . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.2. Modulador BPSK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2.1. Simulaciones a realizar . . . . . . . . . . . . . . . . . . . . . . . . . 17

4. Modulador QPSK 19
4.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
4.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

5. Demodulador ASK 21
5.1. Demodulador ASK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
5.1.1. Detalles para el montaje . . . . . . . . . . . . . . . . . . . . . . . . 22
5.1.2. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . 22
5.1.3. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 23
5.2. Filtro de 390 kHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3
4 ÍNDICE GENERAL

6. Demodulador FSK-DFD 25
6.1. Demodulador FSK-DFD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
6.1.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . 27
6.1.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 27
6.2. Filtros de 390 kHz y 550 kHz . . . . . . . . . . . . . . . . . . . . . . . . . 28

7. Demodulador BPSK. Demodulador DPSK 31

7.1. Demodulador BPSK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
7.1.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . 32
7.1.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 32
7.2. Demodulador DPSK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
7.2.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . 33
7.2.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 33

8. Demodulador QPSK 35
8.1. Simulación a realizar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
8.2. Análisis de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Capı́tulo 1

Fuente de alimentación regulada.

Entrada de Audio. Salida de audio.

1.1. Fuente de alimentación regulada

El diseño a simular es el siguiente:

A B C D E F G H J K

0 0

1 1

2 J1 2
D10
IC62
7805
D10(+) 5V
1 3
VI VO 5V
3 J1 3
GND

J1
C100 C101 C102
47uF 100nF 100uF
2

BRIDGE
V1
VSINE J2
4 VO=0 4
VA=20
FREQ=50

V2 IC63
5 VSINE
7905 5
VO=0 C103(-) -5V
J1
VA=2 2 3
VI VO -5V
FREQ=500
GND

D11
J2 C103 C104 C105
6 47uF 100nF 100uF 6
1

BRIDGE
7 7
J2

8 8

FILE NAME: Bloque1.FuenteAlimentacion.DSN

DATE:

DESIGN TITLE: Bloque 1. Fuente regulada

29/10/2009
9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 10:27:05
A B C D E F G H J K

Para observar mejor el trabajo de filtrado de los reguladores 7x05, se recomienda

sustituir los condensadores de 4700 µF por otros de 47 µF, para que el rizado a la entrada
del regulador sea mayor.

5
6 Entrada de audio

1.1.1. Simulación a realizar

En el esquema aparecen los puntos a visualizar en el simulador.
El estimulo de este circuito son dos fuentes sinusoidales (componente VSINE) coloca-
das en serie entre los puntos J1 y J2, con los siguientes parámetros:

Fuente V1: Offset VO= 0, Amplitud VA=20, y FREQ= 50

Fuente V2: Offset VO= 0, Amplitud VA= 2, y FREQ=500

La fuente de mayor amplitud representa la salida del transformador, que convierte la

tension de 220 V eficaces de la red eléctrica en algo manejable por los dispositivos del
circuito. La fuente de amplitud 2 V simula un rizado sobre la tension nominal de la red
eléctrica, rizado que no es tolerable a la salida ya que se acopları́a en todos los restantes
circuitos del entrenador a través de las lı́neas de alimentación.
Realizar un análisis transitorio (ANALOGUE) de duración 0.1 segundos, que nos
permitirá ver las formas de onda en función del tiempo en los distintos nodos del circuito.

1.1.2. Análisis de resultados

1. ¿Qué función realiza la fuente de alimentación?

2. ¿Cual es el trabajo del condensador de 4700 µF?

3. Captura de las gráficas obtenidas: ¿qué trabajo hacen los dos reguladores 7x05?

1.2. Entrada de audio

La entrada de audio consta de dos etapas amplificadoras, una a transistor y otra que
emplea un amplificador operacional. La caracterización de este bloque implica conocer la
respuesta en frecuencia de las etapas que lo forman, y la distorsión que introducen para
un tono a una amplitud determinada.
Capı́tulo 1. Fuente de alimentación regulada. Entrada de Audio. Salida de audio. 7

A B C D E F G H J K

0 0
R28
15k

5V
1 1
C17 R148
5V 10R

10uF C149

2 R24 2
10k 10uF

IC17

7
1
5
R23 C19 R26(1)
3 OUT
3 330k 6 3
OUT
33nF 2

MIC_IN
R20 C15 T1 R26 C20

4
MIC_IN BC547 4k7 680pF TL071
390R
AMP=10m 1uF
4 OFFSET=0 C150 4
FREQ=2k C14
PHASE=0 R27
100nF
THETA=0 10uF
4k7
R149
C16 R25 10R
10uF 1k
5 5
-5V
C18
-5V
5V -5V
10uF
6 6

V3 V4
5V -5V

7 VSOURCE 7

8 8

FILE NAME: Bloque1.EntradaAudio.DSN DATE:

DESIGN TITLE: Bloque 1. Entrada de Audio 01/07/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 17:42:50
A B C D E F G H J K

1.2.1. Simulaciones a realizar

Colocaremos una fuente (GENERATORS⇒SINE) con las siguientes caracterı́sticas:

Fuente MIC_IN:
Offset, OFFSET=0,
Amplitud AMP=10 mV,
Frecuencia en el centro de la banda de la voz humana, FREQ= 2 kHz

Análisis en frecuencia
Para el análisis en frecuencia (GRAPH⇒FREQUENCY) seleccionaremos la fuente
anterior. El propio software se encarga de poner una amplitud AC de 1V y una amplitud
DC de 0V. Solamente debemos seleccionar y arrastrar la etiqueta de la fuente a la gráfica
por duplicado: una vez hacia la zona de magnitud y otra vez hacia la zona de fase.

Distorsión armónica total

Necesitaremos hacer un análisis de Fourier (GRAPH⇒FOURIER). Analizando este
podremos obtener las amplitudes de los armónicos y hallar la distorsión armónica total.
8 Salida de audio

Análisis transitorio
También podemos ver como se comporta mediante una análisis temporal (GRAPH⇒
ANALOGUE). Las puntas de prueba (Voltage probes) se seleccionan y se arrastran hacia
la gráfica.

1.2.2. Análisis de los resultados

1. Captura del diagrama de Bode.¿En qué tipo de configuración está conectado el
amplificador operacional? ¿Cuánta ganancia introduce? ¿Se corresponde con lo re-
presentado en el diagrama de Bode?

2. ¿Cuál es la banda de interés de la entrada de audio y por qué? ¿Cuál es la ganancia

en esa banda?

3. Retardo de grupo: Definición y relación con la fase del sistema. ¿Por qué es necesario
un retardo de grupo nulo o muy bajo en un circuito como este?

4. THD: Definición. ¿Cuánta distorsión armónica introduce el circuito para la entrada

utilizada?

1.3. Salida de audio

El esquema del amplificador de audio se puede ver a continuación:
A B C D E F G H J K

0 0

1 1
C131 C133
10uF 100nF A

5V B

R163 C
2 R153 R155 20R 2
D
10k 1k
R161
C125 4k7
5V
T10
3 100nF BD139 3

IC62 R157
T11(E)
7
1
5

INPUT INPUT
R154 1k D20 C135
3 1N4148 OUT
INPUT
100k 6 50% OUT
AMP=1 2
T10(E)

4 OFFSET=0 10uF 4
FREQ=2k D21
4

PHASE=0 T11
TL071 1N4148
THETA=0 BD136 RL
C124 16R
-5V
R162
5 100nF 4k7 5

R164
20R

6 5V -5V -5V 6

C132 C134
V3 V4 10uF 100nF
5V -5V

7 7

8 8

FILE NAME: Bloque1.SalidaAudio.DSN DATE:

DESIGN TITLE: Bloque 1. Salida de Audio 02/07/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 13:31:27
A B C D E F G H J K
Capı́tulo 1. Fuente de alimentación regulada. Entrada de Audio. Salida de audio. 9

Los transistores BD137 y BD138 se han sustituido por los BD139 y BD136 respecti-
vamente.
Los dos conectores PONTEC del esquema original en el manual de prácticas hacen
referencia al potenciómetro de 1k, R157.

1.3.1. Simulación a realizar

Análisis transitorio
Veremos como es la señal de salida en función de la señal de entrada.
También podemos analizar las corrientes que salen de los transistores T10 y T11.

Análisis de distorsión
En las etapas de salida, el funcionamiento de los transistores suele ser en gran señal,
y la distorsión es el mayor problema.

1.3.2. Análisis de resultados

1. ¿Cual es el tipo de etapa usada en el amplificador de salida? ¿Cual es su cometido?
¿Por que no presenta distorsión de cruce?

2. Representar gráficamente las corrientes por cada transistor y relacionarlo con el tipo
de etapa de salida.

3. Representar la salida en los auriculares (resistencia RL de 15 Ω). ¿Que pasa con el

volumen si aumentamos la resistencia del potenciómetro?
10 Salida de audio
Capı́tulo 2

Filtro paso bajo. Filtro antialias.

Filtro reconstructor.

Parámetros generales para la caracterización de filtros

Los filtros electrónicos son circuitos que dejan pasar una determinada banda de fre-
cuencias y eliminan otras, elegidas según la aplicación del filtro. La teorı́a clásica de filtros
contempla varios tipos de filtros (Butterworth, Tchebychev, elı́pticos, Bessel, etc.), cada
uno con unas funciones de transferencia y unas propiedades distintas.
En esta práctica se van a caracterizar tres filtros distintos, con una función de trans-
ferencia de paso de bajas frecuencias.
Para todos los filtros de esta práctica, es necesario especificar una serie de parámetros
de diseño tı́picos, que se pueden obtener de los manuales y comprobar en las simulaciones,
o viceversa:

1. Tipo de filtro con sus caracterı́sticas diferenciadoras.

2. Frecuencia (o frecuencias) de corte (fc ) del filtro.

3. Orden del filtro y respuesta en frecuencia del mismo, tanto en amplitud como en
fase (diagrama de Bode).

4. Atenuación en la banda rechazada y relación con el orden del filtro.

5. Retardo de grupo: Definición y valores.

6. Aplicación del filtro concreto y relación con lo anterior.

7. Respuesta al escalón, overshoot en tanto por ciento (si lo hay) y tiempo de estable-
cimiento (settling time).

Las explicaciones deberı́an ir sustentadas por las gráficas obtenidas en las simulaciones.

11
12 Filtro paso bajo

2.1. Filtro paso bajo

A B C D E F G H J K

0 0

1 1

C72
2 1uF 2
5V

P1 IC54:A

4
10k
MODULATED INPUT MODULATED INPUT
3 3 C76 OUT 3
MODULATED INPUT 50%
AMP=1 1
OUT
OFFSET=0 2
FREQ=2000 470nF
PHASE=0 C71 R73
11

THETA=0
1nF TL084 56k

4 -5V 4

C73
1uF

5 5

6 5V -5V 6

V3 V4
5V -5V

7 7

8 8

FILE NAME: Bloque3.FiltroPasoBajo.DSN DATE:

DESIGN TITLE: Bloque 3. Filtro Paso Bajo 02/07/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 18:21:50
A B C D E F G H J K

2.1.1. Simulaciones a realizar

Análisis en frecuencia
Para la caracterización en el dominio de la frecuencia, es necesario una simulación de
alterna (AC Sweep), que emplea fuentes VAC. Para la obtención de respuesta al escalón,
se empleará una fuente de tipo VPULSE con un periodo mucho mayor que el tiempo
empleado en la simulación. Las fuentes empleadas se conectan en serie a la entrada, ya
que el simulador activará la fuente adecuada a la simulación que queramos realizar.
Para el análisis en frecuencia, una fuente de alterna V2 (VAC) con 0 Vdc y 1 Vac,
lo que nos dará directamente la ganancia del circuito en el diagrama de Bode. Para la
respuesta escalón, una fuente VPULSE, con los siguientes parámetros:

V1=0
V2=1
TD=10u
TR=0.1u
TF=0.1u
PW=1s
PER=2s
Capı́tulo 2. Filtro paso bajo. Filtro antialias. Filtro reconstructor. 13

Esta fuente genera una señal cuadrada de periodo 2s y duty cycle de 50 %, pero si el
tiempo de simulación es menor que 1s, la entrada será similar a un escalón. Como regla
sencilla, el tiempo de alta de la señal ha de ser mayor que unas 4 o 5 veces el tiempo de
establecimiento del sistema.
Para dibujar el diagrama de Bode hay que usar el análisis AC Sweep entre 1 Hz y 1
MHz, con 100 puntos por década.
Para obtener la respuesta escalón, la simulación será de tipo transitorio (ANALO-
GUE), de duración total 3 ms, y un paso máximo de 1µs, salvo para el filtro paso bajo,
que requiere otros valores descritos más adelante.
El análisis AC a realizar es el mismo que en el caso anterior, pero el análisis transitorio
solo ha de durar 50 µs con un paso de 1 ns, al ser un filtro con una banda de paso mayor.

2.1.2. Análisis de prestaciones

Hay que estudiar la dependencia de los parámetros con el valor de la resistencia P1,
sobre todo la anchura de banda y la constante de tiempo del filtro. ¿Cual es la finalidad
de este bloque en el entrenador de comunicaciones?

2.2. Filtro anti aliasing

Repetir los análisis con este filtro.
A B C D E F G H J K

C27 C31
0 0
22nF 22nF
5V 5V
IC19:A IC19:B
4

IN
R32 R33 3
R34 R36 5
1 IN 1 7 1
1k2 8k2 1k5 10k
AMP=1 IN 2 6
OFFSET=0 C28 C32
FREQ=2000
10nF 6.8nF
11

11

PHASE=0
TL084 TL084
THETA=0
2 2
-5V -5V

C36 C40
3 3
33nF 220nF
5V 5V
IC19:C IC19:D
4

OUT
R38 R40 R42 R43
4 10 12
OUT 4
1k5 10k 8 560R 8k2 14
9 13
C37 C41
4.7nF 2.2nF
11

11

TL084 TL084
5 5
-5V -5V

6 6

7 7

5V -5V

8 8
V3 V4
5V -5V
FILE NAME: Bloque3.FiltroAntiAlias.DSN DATE:

DESIGN TITLE: Bloque 3. Filtro Anti Aliasing 03/07/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 12:28:04
A B C D E F G H J K
14 Filtro reconstructor

2.3. Filtro reconstructor

Repetir los análisis con este filtro.
A B C D E F G H J K

0 0

C97 C104
IN
IN
100nF 220nF
1 AMP=1 IN 1
5V 5V
OFFSET=0 C181 IC54:A IC54:B
FREQ=2000

4
1uF
PHASE=0
THETA=0
R126 R127 3
R130 R131 5
1k5 8k2 1 680R 8k2 7
2 6
2 2
R179 C98 C105
1k5 22nF 4.7nF

11

11
TL084 TL084

-5V -5V
3 3

C108 C111

4 220nF 680nF 4
5V 5V
IC54:C IC54:D
4

4
OUT
R133 R134 10
R135 R136 12
OUT
1k2 12k 8 1k 8k2 14
5 9 13 5
C109 C112
1nF 470pF
11

11
TL084 TL084

6 -5V -5V 6

7 7

5V -5V

8 8
V3 V4
5V -5V
FILE NAME: Bloque3.FiltroReconstructor.DSN
DATE:

03/07/2009
DESIGN TITLE: Bloque 3. Filtro Reconstructor

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 12:41:43
A B C D E F G H J K
Capı́tulo 3

Modulador ASK. Modulador BPSK.

Explicar someramente el diagrama de bloques del sistema de comunicaciones a ana-

lizar. Relacionar cada uno de los bloques con su implementación circuital. Enumerar los
parámetros más importantes de los mismos (frecuencias centrales, tasas de bit, etc.).

3.1. Modulador ASK

A B C D E F G H J K

+5
0 0

C45
33nF
L1 +5
1 10uH 1
R49 IC28:A
820R C46 4016
U2:A
OSCILATOR
8

33nF
C48 R54 1 2 3 OUT
X Y
1
2 330R OUT 2
330nF 2
C

Q1 C51
2N2222 1nF
4
13

TL082

3 R5 3
INIT=LOW IC28:A(C) 10k -5
START=0
+5 +5
C44 R50 R51 COUNT=-1
WIDTH=0.005
R7
100nF 1k 100R
PCM
10k

4 U2:B R6 4
R53
8

10k
10k
5
PCM
7
6

5 5
4

R52 TL082
C47 10k
1uF

-5
6 6

7 7

8 8

FILE NAME: Bloque4.MdouladorASK.DSN DATE:

DESIGN TITLE: Bloque 4. Modulador ASK 03/07/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 13:31:08
A B C D E F G H J K

3.1.1. Simulaciones a realizar

El estı́mulo de este circuito es únicamente la fuente de datos, ya que la portadora se
genera en el oscilador local. La fuente que simula la información binaria es un VPULSE

15
16 Modulador ASK

con los siguientes parámetros:

V1=0
V2=5
TD=0
TR=1 ns
TF=1 ns
PW= 50
PER=24 us

La simulación es un transitorio (ANALOGUE) ya que los sistemas empleados no

son lineales ni invariantes (osciladores, interruptores), de duración 120 µs con un paso
máximo de 10 ns, para asegurar que el oscilador arranca1 y las ondas se ven con una
buena resolución.
Los puntos marcados en el circuito nos permitirán ver la salida del oscilador local, la
ristra de bits (con su amplitud adaptada a los requisitos del integrado 4016) y la salida
del modulador.

Análisis de resultados
1. Oscilador local: tipo y configuración empleada. Frecuencia central. ¿Como es posible
obtener tensiones por encima de las de alimentación?

2. ¿Que valores de tension corresponden al HI y LO (alta y baja) para asegurar un

buen funcionamiento del 4016?

3. ¿En que configuración y con que ganancia esta el operacional a la salida?

4. Captura de las gráficas obtenidas: ¿cual es la tasa binaria del sistema en bits por
segundo?
1
También se puede añadir una carga inicial.
Capı́tulo 3. Modulador ASK. Modulador BPSK. 17

3.2. Modulador BPSK

A B C D E F G H J K

0 0

R63
1 680R 1
+5

332 kHz 332 kHz IC42

4
332 kHz U1 C58 R62
U2:A C58(1)
2 INIT=LOW 1 14 2 OUT
2
D0 Y
START=0 1 2 2 6
D1 1k OUT
COUNT=-1 3 100nF 3
D2
WIDTH=1.506024096e-06 4
4069 D3
5
D4

7
1
5
6
D5 TL081
3 7 3
D6
9
D7
INPUT PCM INPUT PCM
11
INPUT PCM A -5
12
B
INIT=LOW 13
C
START=0
4 COUNT=-1 15 4
OE
WIDTH=40u 10
INH
PATTERN=HHLHLHHHLLLHHLLLLLLLLLLLLLLLLLLLL
4512

5 5

6 6

7 7

8 8

FILE NAME: Bloque4.MdouladorBPSK.DSN DATE:

DESIGN TITLE: Bloque 4. Modulador BPSK 22/10/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 16:27:57
A B C D E F G H J K

3.2.1. Simulaciones a realizar

La fuente que simula la información binaria es un VPULSE con los mismos parámetros
que en el caso anterior. El reloj de 332 kHz es una onda cuadrada, generada con otra
VPULSE con los siguientes parámetros para conseguir dicha frecuencia con un duty cycle
del 50 %:

V1=0
V2=5
TD=0
TR=1 ns
TF=1 ns
PW=1.5 us
PER=3 us

La simulación es un transitorio (ANALOGUE) de duración 200 µs, de los cuales ig-

noramos los 120 µs primeros para evitar el transitorio de arranque. El paso máximo es 1
µs.

Análisis de resultados
1. ¿Como se obtiene la fase de 180o en el circuito?
18 Modulador BPSK

2. ¿Como se selecciona la fase que se ha de transmitir?

3. ¿Para que se emplea el condensador C58?

4. Comentario de las formas de onda a la salida: ¿La transmisión de los bits es correcta?
Capı́tulo 4

Modulador QPSK

Explicar someramente el diagrama de bloques del sistema de comunicaciones a anali-

zar.

A B C D E F G H J K

0 U29:A 0
6

U48:B U44 C64

U44(Y)
5 1 7 5 1 14
S

U31:B N3 D Q 166kHz D Q0 D0 Y
4 2
Q1 D1
9 11 3 9 3 3 100nF
CLK Q0 CLK 666kHz CLK Q2 D2
10 12 6 10 4
83.3kHz E Q1 R Q3 D3
13 2 5
1 Q2 Q D4 1
R

15 14 4015 6
MR Q3 D5
7
D6
4

4520 4013 9
D7
U29:B(CLK)
U29:A(Q) 11
U29:B A
12
8

B
U29:B(Q) 13
2 9 13
C 2
S

N4 D Q
15
OE
11 10
CLK INH
12 4512
Q
R

3 3
10

4013

R67(1)

4 1.33MHz U31:A 666kHz 4

5V
1 3
1.33MHz CLK Q0 666kHz
2 4 166kHz
E Q1
FREQ=1330000 1.33MHz 5
Q2 166kHz
PW=50% 7 6
4

MR Q3 83.3kHz
TD=0 U46:B
4

TF=10n 4520 U46:A U46:A(OP) 5 OUT

5 TR=10n 3 7 5
V1=0 83.3kHz 1
R143 6
OUT
V2=5
R67 2 820R
1k TL084 TL084
U48:A
11

ENTRADA PCM ENTRADA PCM N3

11

15 13
ENTRADA PCM D Q0 N3
12
6 Q1 N4 6
PER=9.6e-05 1 11
PW=50% 14
CLK Q2
2 N4
R1
R Q3
TD=0
-5V 10k
TF=0.1u 4015
TR=0.1u
R69
V1=0
680R
V2=5
7 7

5V -5V

8 8
V3 V4
5V -5V
FILE NAME: Bloque5 Modulador QPSK.DSN DATE:

DESIGN TITLE: Bloque . Modulador QPSK 19/10/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 17:38:31
A B C D E F G H J K

Relacionar cada uno de los bloques con su implementación circuital. numerar los
parámetros mas importantes de los mismos (frecuencias centrales, tasas de bit, etc.).

4.1. Simulación a realizar

Los generadores empleados son dos:

19
20 Análisis de resultados

1. La fuente que simula la información binaria es un VPULSE con un periodo mayor

que el correspondiente al doble de la tasa binaria, para que a la salida aparezcan los
4 sı́mbolos de la modulación:

V1=0
V2=5
TD=0
TR=0.1 us
TF=0.1 us
PW= 50 %
PER=96 us

2. La señal de reloj de 1.33 MHz es una onda cuadrada, generada con una fuente
VPULSE con un duty cycle del 50 %:

V1=0
V2=5
TD=0
TR=10 ns
TF=10 ns
PW= 50 %
FREQ= 1330000

La simulación es un transitorio (ANALOGUE) de duración 200 µs, de los que igno-

ramos los 100 µs del arranque. Esta simulación puede resultar algo lenta debido a la alta
frecuencia del reloj y los tiempos que es necesario simular.
Para las señales digitales incorporarlas en una gráfica DIGITAL. Será más rápido.

4.2. Análisis de resultados

¿Como se obtienen los distintos relojes necesarios para el modulador? ¿Y las cuatro
fases correspondientes a los sı́mbolos? ¿A que frecuencia de portadora transmite el
sistema?
¿Como se selecciona la fase que se ha de transmitir? ¿Como se agrupan los bits para
seleccionar el sı́mbolo a transmitir?
¿Que función tiene el condensador en serie mencionado anteriormente?
Comentario de las formas de onda a la salida: ¿La transmisión de los bits es correcta?
Señalar en la salida los cambios de fase de la portadora. A partir de las gráficas,
obtener la tasa de bit y de sı́mbolo del sistema.
Se recomienda visualizar los relojes de los distintos integrados, los bits de entrada, la
conversion serie-paralelo de los mismos y la señal obtenida a la salida del modulador,
aunque el elevado numero de señales presentes puede hacer necesario visualizar solo las
mas interesantes en cada momento para poder contestar mejor a las preguntas planteadas.
Capı́tulo 5

Demodulador ASK

Explicar someramente el diagrama de bloques del sistema de comunicaciones a anali-

zar.
Relacionar cada uno de los bloques con su implementación circuital. Enumerar los
parámetros mas importantes de los mismos (frecuencias centrales, tasas de bit, etc.).

5.1. Demodulador ASK

En la figura se muestra una captura esquemática del demodulador, ası́ como los puntos
donde se deben colocar los marcadores de voltaje. La fuente SEÑAL representa la entrada
de datos digitales, mientras que la portadora de 390 kHz se genera con la fuente 390kHz.

21
22 Demodulador ASK

A B C D E F G H J K

5V 5V
0 0

1 5V L4 L6 1
39uH C49 39uH C53
4n7 4n7

R66 R72
4

C42 U19:A C54(1)

4
2k2 2k2
3 U19:B
2 IN C46 C50 C54 2
1 5 Q7 Q9
100pF 2 7 2N2222 2N2222
R62 TL084
6
10k 3n3 3n3 3n3
TL084
11

R67 R73
11

1k5 1k5 R78

3 10k 3
AMP=1 R70 R75
OFFSET=0 -5V 470R 470R
FREQ=390k
IN
PHASE=0
THETA=0 IN
390kHz
4 4
390kHz MULT1
VA*VB V(A)*V(B)
SEÑAL
5V
SEÑAL
PER=2.4e-05
PW=50%
5 5
4

TD=0
U19:C U23
7
TF=1n D9
10 R82(1)
TR=1n
8 3 OUT
V1=0 R79 9 6
V2=3 OUT
8k2 1N4148 2
TL084
6
D9(A) R82 C56 TL081 6
11

6k8 1nF
4
1
5

R81
8k2 -5V5V
7 7
R95 R96
5V -5V 5k6 10k

8 8
V3 V4
5V -5V
FILE NAME: Bloque6 DeModulador ASK.DSN DATE:

DESIGN TITLE: Bloque . DeModulador ASK 19/10/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 18:16:06
A B C D E F G H J K

5.1.1. Detalles para el montaje

El multiplicador analógico es necesario para generar a la entrada la señal modulada
en amplitud (ASK). Dicho elemento se llama MULTIPLIER.

5.1.2. Simulación a realizar

La fuente que simula la información binaria (SEÑAL) es un VPULSE con un periodo
acorde a la tasa binaria del sistema:

V1=0
V2=3
TD=0
TR=1 ns
TF=1 ns
PW=50 %
PER=24 us

La portadora es una señal sinusoidal de amplitud VAMP=1 V, sin offset y con una
frecuencia central FREQ=390 kHz.
La simulación es un transitorio (ANALOGUE) de duración 140 µs y con un paso
máximo temporal de 0.1 µs.
Capı́tulo 5. Demodulador ASK 23

5.1.3. Análisis de resultados

1. ¿Qué finalidad tiene el comparador de la entrada?

2. ¿Que se obtiene a la salida del filtro? ¿Como se consiguen tensiones mayores a la de

alimentación?

3. Explicar el funcionamiento del detector de envolvente. ¿Con que se compara la salida

de dicho detector para obtener los bits? Comentarlo sobre las gráficas obtenidas al
simular.

5.2. Filtro de 390 kHz

Para caracterizar el demodulador por completo, se hará un breve estudio del filtro que
contiene. Con el fin de simplificar las simulaciones, se recomienda copiar el filtro en un
proyecto nuevo y añadirle las fuentes de necesarias para la simulación:

A B C D E F G H J K

0 0

5V 5V

1 1

L4 L6
2 39uH C49 39uH C53 2
4n7 4n7

R66 R72
2k2 2k2
3 IN IN C46 Q7 C50 Q9 C54 C54(2) 3
IN 2N2222 2N2222
AMP=1 3n3 3n3 3n3
OFFSET=0 R67 R73
FREQ=1 R78
1k5 1k5
PHASE=0
4 10k 4
THETA=0 R70 R75
470R 470R

5 5

6 6

7 7

5V -5V

8 8
V3 V4
5V -5V
FILE NAME: Bloque6 Filtro390kHz.DSN DATE:

DESIGN TITLE: Bloque . Filtro 290 kHz 19/10/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 18:25:11
A B C D E F G H J K

Para caracterizar este filtro en frecuencia, se ha de realizar una simulación de tipo

AC Sweep, utilizando como entrada una fuente VAC con amplitud 1 V, y colocando a la
salida markers de magnitud en dB (Gain (dB)) y fase (Phase). La simulación tiene que
barrer las frecuencias desde 10 Hz hasta 1 MHz, con 1000 puntos por década.
En vista de los resultados de la simulación, comentar:
24 Filtro de 390 kHz

Tipo de filtro, frecuencia central y banda de paso a tres decibelios.

Ganancia en la frecuencia central. ¿Que tipo de implementación es la empleada?

Capturar el diagrama de Bode, dibujando las gráficas de magnitud y fase.

Capı́tulo 6

Demodulador FSK-DFD

Explicar someramente el diagrama de bloques del sistema de comunicaciones a anali-

zar.
Relacionar cada uno de los bloques con su implementación circuital.
Enumerar los parámetros mas importantes de los mismos (frecuencias centrales, tasas
de bit, etc.).

6.1. Demodulador FSK-DFD

Se muestran a continuación las dos partes del demodulador, ası́ como los puntos donde
se deben colocar los marcadores de voltaje. Habrá que hacer dos hojas dentro del mismo
nivel de jerarquı́a.

25
26 Demodulador FSK-DFD

A B C D E F G H J K
5V 5V

0 0

5V L4 L6
39uH C49 39uH C53
4n7 4n7
1 1
R66 R72
2k2 2k2

4
4

C42 U19:A U19:B C46 C50

3
5 Q7 Q9 A
IN 7 2N2222 2N2222
1 A
6
100pF 2
2 3n3 3n3 2
R1 TL084 11
TL084
R67 R73
10k
11

1k5 1k5

R70 R75
470R 470R
OUT
3 3
-5V OUT

IN
PER=2.4e-05
PW=50%
5V 5V
TD=0
TF=1n
4 TR=1n 4
V1=0
V2=5
PCM
PCM SW1 SW2 L3 L5
DSWITCH DSWITCH C47 C51 R74
39uH 39uH
2k2
5 U1 2n2 2n2 5
R63 R68 C52
F1 2k2 2k2 B
4

U19:D
F1 INVERTER C45 C48 C51(2) 3n3
AMP=2
12 Q6 Q8
OFFSET=0
14 2N2222 2N2222 R76
6 13 10k 6
FREQ=390k
3n3 3n3
PHASE=0 TL084
THETA=0 R64 R69
11

F2 1k5 1k5
F2
AMP=2 R65 R71
OFFSET=0 470R 470R
7 FREQ=550k 7
PHASE=0
THETA=0
5V -5V

8 8
V3 V4
5V -5V
FILE NAME: Bloque7 DeModulador FSK-DFD.DSN DATE:

DESIGN TITLE: Demodulador FSK-DFD 20/10/2009

9 PAGE: 9
PATH:
1 of 2
BY: Jesús M. Hernández REV: TIME: 12:40:34
A B C D E F G H J K

En esta parte del esquemático se pueden ver las fuentes de alimentación y las fuentes de
señal: F1 y F2 son tonos a las frecuencias que marcan los sı́mbolos 1 y 0 respectivamente,
y PCM es la señal de datos PCM, que selecciona mediante interruptores el sı́mbolo que
se transmite. Ese conjunto de fuentes e interruptores sirven para generar la señal FSK de
entrada al demodulador. También en esta primera parte se puede ver los dos filtros de los
que consta el circuito, y que habrá que analizar por separado.
Capı́tulo 6. Demodulador FSK-DFD 27

A B C D E F G H J K

0 0
5V

R79 R4
1 8k2 10k 1
R77

8
680R
U20:A

4
C54 U19:C 3
10 D9 1
A OUT
8 2
2 3n3 9 2
1N4148 TL082
R78

4
TL084 R82

11
10k C56
6k8
1nF

3 3
5V
8

4 U20:B 4
5 D8
B
7
6
1N4148
TL082
R80
4

C55
5 3k9
1nF
5

-5V

6 6

7 7

8 8

FILE NAME: Bloque7 DeModulador FSK-DFD.DSN

DATE:

DESIGN TITLE: Demodulador FSK-DFD 20/10/2009

9 PAGE: 9
PATH:
2 of 2
BY: Jesús M. Hernández REV: TIME: 9:47:49
A B C D E F G H J K

La segunda parte contiene los detectores de envolvente y el decisor, que determina

cual de los dos sı́mbolos se ha recibido.

6.1.1. Simulación a realizar

La fuente que simula la información binaria es un VPULSE con un periodo acorde a
la tasa binaria del sistema:
V1=0
V2=5
TD=0
TR=1 ns
TF=1 ns
PW=12 us
PER=24 us
Los dos tonos correspondientes a los sı́mbolos se generan con sendas VSIN, ambas con
amplitud VAMP=2 V, sin offset y con una frecuencia central FREQ=390 kHz para el
sı́mbolo del 1 y FREQ=550 kHz para el sı́mbolo del 0.
La simulación es un transitorio (ANALOGUE) de duración 120 µs.

6.1.2. Análisis de resultados

1. ¿Qué finalidad tiene el comparador de la entrada?
28 Filtros de 390 kHz y 550 kHz

2. ¿Qué se obtiene a las salidas de los filtros? ¿Como se consiguen tensiones mayores
a la de alimentación?
3. Explicar el funcionamiento del detector de envolvente ¿Por que se emplean dos
detectores? Comentarlo sobre las gráficas obtenidas al simular.
4. ¿Que hace el decisor y como esta implementado? ¿Como se obtiene a la salida el
valor del bit transmitido?
5. ¿Por que en la simulación la señal modulada no tiene continuidad de fase (mostrar
este efecto en las gráficas), mientras que en el entrenador si que la tiene?

6.2. Filtros de 390 kHz y 550 kHz

Para caracterizar el demodulador por completo, se hará un breve estudio de los filtros
que contiene. Con el fin de simplificar las simulaciones, se recomienda copiar los filtros
en dos proyectos nuevos y añadirle las fuentes de continua (VDC) y de alterna (VAC)
necesarias para la simulación, como se muestra en la

A B C D E F G H J K
5V 5V

0 0

L4 L6 R77
39uH C49 39uH C53
680R
4n7 4n7
1 1
R66 R72
2k2 2k2

C46 Q7 C50 Q9 C54 A

2N2222 2N2222 A
2 3n3 3n3 3n3 2
R67 R73 R62
1k5 1k5
10k
R70 R75
470R 470R
3 3

IN 5V 5V
IN
4 4
AMP=1
OFFSET=0
FREQ=1
PHASE=0
THETA=0 L3 L5 R74
39uH C47 39uH C51
2k2
5 2n2 2n2 5
R63 R68 C52 B
2k2 2k2 B

C45 C48 3n3

Q6 Q8
2N2222 2N2222 R76
6 10k 6
3n3 3n3
R64 R69
1k5 1k5

R65 R71
470R 470R
7 7

5V -5V

8 8
V3 V4
5V -5V
FILE NAME: Bloque7 Filtros.DSN DATE:

DESIGN TITLE: Filtros 20/10/2009

9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 13:15:34
A B C D E F G H J K

Para caracterizar cada filtro en frecuencia, se ha de realizar una simulación de tipo AC

Sweep, utilizando como entrada una fuente VAC con amplitud 1 V, y colocando a la salida
marcadores de magnitud en dB y fase. La simulación tiene que barrer las frecuencias en
torno a la central de ambos filtros: desde 100 kHz hasta 10 MHz, con 1000 puntos por
década.
Capı́tulo 6. Demodulador FSK-DFD 29

En vista de los resultados de la simulación, comentar:

Tipo de filtro, frecuencia central y banda de paso a tres decibelios.

Ganancia en la frecuencia central. ¿Que tipo de implementación es la empleada?

Capturar el diagrama de Bode, dibujando por separado las gráficas de magnitud y

fase.
30 Filtros de 390 kHz y 550 kHz
Capı́tulo 7

Demodulador BPSK. Demodulador

DPSK

Explicar someramente el diagrama de bloques del sistema de comunicaciones a anali-

zar.
Relacionar cada uno de los bloques con su implementación circuital.
Enumerar los parámetros mas importantes de los mismos (frecuencias centrales, tasas
de bit, etc.).

7.1. Demodulador BPSK

A B C D E F G H J K

FREQ=332000
PW=50%
0 TD=150n 0
5V TF=1n
332kHz
TR=1n
332kHz V1=0
332kHz
V2=5
U24 U28:C
7
1
8

1 U26:A 8 A 1
R102
6

3 D11(K) U26:A(Q) 10
IN 6
R98 5 1 9
A
R97
S

D Q 1k2
2 1k2
IN
10k 3 4030
CLK C76
4
5

D11 2 4n7
LM318 Q
R

2 1N4148 2
4013
4

666kHz
-5V
666kHz

3 666kHz U1 3
FREQ=666666 PCM PCM
PW=50%
PCM
TD=0
TD=0
TF=1n
TR=1n INVERTER
TR=1n
5V TF=1n
V1=0
5V PW=50%
4 V2=5 4
5V PER=2.4e-05
V1=0
V2=5
FASE
R107
8

U31:A U27:A FASE

6

2k2
3 D13(K) OUT PER=3e-06
5 A R109 FASE
PW=50%
SW1 5
1 5 1
S

D Q OUT DSWITCH
2 TD=1.5u
10k TSWITCH=1n
3 TF=1n
TL082 CLK IN
TR=1n
D13
4

R103 Q
2 V1=-3
R

1N4148 V2=3
1k8
83.3k
6 CONTRAFASE 6
4

4013
83.3k
CONTRAFASE
-5V
83.3k PW=50%
FREQ=83300
CONTRAFASE
TD=150n
SW2
DSWITCH
PW=50% TF=1n
TSWITCH=1n
TD=0 TR=1n
TF=1n V1=-3
7 TR=1n V2=3 7
V1=0 PER=3e-06
V2=5

8 8

FILE NAME: Bloque8 DemoduladorBPSK.DSN

DATE:

DESIGN TITLE: Demodulador BPSK

26/10/2009
9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 18:20:07
A B C D E F G H J K

31
32 Demodulador BPSK

En la figura se muestra una captura esquemática del demodulador, ası́ como los puntos
donde se deben colocar los marcadores de voltaje.

7.1.1. Simulación a realizar

La fuente que simula la información binaria (PCM) es un VPULSE con un periodo
acorde a la tasa binaria del sistema:

V1=0
V2=5
TD=0
TR=1 ns
TF=1 us
PW=12 us
PER=24 us

Las otras fuentes tienen los parámetros que aparecen en el esquema.

La demodulación se obtiene de una simulación transitoria con una duración de 120 µs.

7.1.2. Análisis de resultados

1. ¿Qué finalidad tiene el comparador de la entrada?

2. ¿Qué elemento multiplica la señal de entrada con la referencia?

3. ¿Cual es el trabajo del filtro RC a la salida de la puerta XOR?

4. ¿Que hace el decisor y como esta implementado?

5. ¿Para que se coloca el flip-flop D a la salida?

Capı́tulo 7. Demodulador BPSK. Demodulador DPSK 33

7.2. Demodulador DPSK

A B C D E F G H J K

U42:B
7 5
D Q0
0 4 0
Q1
9 3
CLK Q2
6 10
R Q3
4015

U42:A
1 15 13 1
D Q0
12
Q1 5V
1 11 U42:A(Q3)
CLK Q2
14 2
R Q3
5V
6V U41:A(Q)
4015 R117 R118
2 27k 27k 2
U24 U28:C
7
1
8

8
U28:C(Y) U44:A
U41:A 8

8
3
R98 10 3
R116 U44:B
6 5 1 9 1 5 OUT
R97 R178

S
D Q
2 1k2 2 2k4 7
3 IN 3 4077 6
OUT 3
10k CLK TL082 10k
IN D11 C91 TL082
4
5

4
LM318 1N4148 R Q
2 3n3 D1

4
1N4148
4013
4

-5V
4 -5V 4
666kHz 666kHz
666kHz
PW=50%
TD=0 U1
PCM PCM
TF=1n
TR=1n PCM
5 5
V1=0 PER=4.8e-05
V2=5 PW=50% INVERTER
PER=1.5e-06 TD=0
TF=1n
TR=1n
V1=0
6 V2=5 6
FASE
FASE
PER=3e-06
FASE
PW=50%
SW1
DSWITCH
TD=1.5u
TSWITCH=1n
TF=1n
7 TR=1n
IN 7
V1=-2
V2=2
CONTRAFASE
CONTRAFASE
PW=50%
8 CONTRAFASE
TD=0
SW2 8
DSWITCH
TF=1n
TSWITCH=1n
TR=1n FILE NAME: Bloque8 DemoduladorDPSK.DSN
DATE:
V1=-2
V2=2
DESIGN TITLE: Demodulador DPSK
22/10/2009
PER=3e-06
9 PAGE: 9
PATH:
1 of 1
BY: Jesús M. Hernández REV: TIME: 16:44:45
A B C D E F G H J K

En este esquema de demodulador comparamos la fase de cada bit con el anterior, por lo
que necesitamos un reloj a la frecuencia de portadora. Sin embargo sigue siendo necesario
un sincronismo para poder distinguir cuando comienza un bit y realizar las comparaciones
de manera correcta.

7.2.1. Simulación a realizar

La simulación transitoria a realizar en este caso tiene una duración de 120 us.

7.2.2. Análisis de resultados

1. ¿Qué finalidad tiene el registro de desplazamiento?
2. ¿Qué elemento multiplica la señal de entrada con el bit anterior?
3. ¿Cual es el trabajo del filtro RC tras el buffer, a la salida de la puerta XNOR?
4. ¿Qué hace el decisor y como esta implementado?
5. ¿Para qué se colocan los diodos?
6. Representar la secuencia de sı́mbolos enviada, la demodulada y comprobar que la
codificación diferencial es correcta.
34 Demodulador DPSK
Capı́tulo 8

Demodulador QPSK

Explicar someramente el diagrama de bloques del sistema de comunicaciones a ana-

lizar. Relacionar cada uno de los bloques con su implementación circuital. Enumerar los
parámetros mas importantes de los mismos (frecuencias centrales, tasas de bit, etc.).
En la figura se muestra una captura esquemática del demodulador, ası́ como los puntos
donde se deben colocar los markers de voltaje.

A B C D E F G H J K
A
5V R99
A
1k2
0 0
U24 U28:A
7
1
8

N4_180
U26:A 1 B
R100
6

3 3
IN
6
R98 5 1 2
B
R97
S

D Q 1k2
2 1k2
IN
1 10k 3 4030 1
CLK
D11 U28:B
4
5

1N4148 2
LM318 Q 5
R101
R

N5_90
4
4013
6
4

1k2
666kHz 666kHz
4030
2 N5V
666kHz
2
FREQ=666666
U28:C
8
5V
PW=50% N6_270
10
R102
TD=0
9 1k2
TF=1p
TR=1p
4030
3 V1=0 C76 C75 3
5V
V2=5
8

4n7 4n7
U31:A
3
A
1
R108
2 10k
R107 U1 U2
4 2k2 U1(Q0) OUT Bit1 4
TL082 D12
4

14 3 12 13
1N4148 D0 Q0 X0 X OUT Bit1
13 4 14 Bit2
D1 Q1 X1
12 5 15 3
D2 Q2 X2 Y Bit2
11 6 U2(X1) 11
D3 Q3 X3

R103 N5V
41.5k
7
CLK
1
Y0
5 1k8 9 5 5
E1 Y1
10 2
E2 Y2
1 4
8

U31:B OE1 Y3
2 10
OE2 A
5 15 9
B
7
R109 MR
6
B
INH
6 10k 4076
6 4052 6
TL082 D13
4

1N4148

7 41.5k 41.5k
7
41.5k
TD=0
TR=1n
TF=1n
PW=50%
8 V1=0 8
V2=5
PER=2.4e-05
FILE NAME: Bloque9 DemoduladorQPSK.DSN
DATE:

DESIGN TITLE: Demodulador QPSK

26/10/2009
9 PAGE: 9
PATH:
1 of 2
BY: Jesús M. Hernández REV: TIME: 18:16:17
A B C D E F G H J K

Generación de las fases y de la señal de prueba que sera demodulada.

35
36 Simulación a realizar

A B C D E F G H J K

0 0

U4
9 SRG8
R

1 8 1
666kHz C1/->
166kHz 166kHz
1 3
166kHz
TD=0
2 & 1D
N5_90
TR=1n
4
TF=1n N5_90
2 PW=50%
N4_180 2
5
V1=0 N4_180
N6_270
V2=5
6
PER=6e-06 N6_270
10

3 11 3

12

13

74HC164
4 4

5 5
IN 0grados 0grados 90grados 90grados 180grados 180grados 270grados 270grados
IN 0grados 90grados 180grados 270grados
TD=0 TD=1.5u TD=0 TD=1.5u
U3 TR=1n TR=1n TR=1n TR=1n

6 0grados
4
X0 Y
5 SUM1 TF=1n TF=1n TF=1n TF=1n
6
3 PW=50% PW=50% PW=50% PW=50%
90grados X1 VA+VB V(A)+V(B)
2 6 PER=6e-06 PER=6e-06 PER=6e-06 PER=6e-06
270grados X2 Y
1 V1=0 V1=0 V1=5 V1=5
180grados X3
15 V2=5 V2=5 V2=0 V2=0
X4
14
X5
13
X6 B1
12 -2.5V
7 X7 Bit1 Bit1 Bit2 Bit2 7
11 Bit1 Bit2
Bit1 A
10 TD=0 TD=0
Bit2 B
9 TR=1n TR=1n
C
TF=1n TF=1n
7 PW=50% PW=50%
E
8 PER=4.8e-05 PER=9.6e-05 8
74HC151 V1=5 V1=5
V2=0 V2=0
FILE NAME: Bloque9 DemoduladorQPSK.DSN
DATE:

DESIGN TITLE: Demodulador QPSK

26/10/2009
9 PAGE: 9
PATH:
2 of 2
BY: Jesús M. Hernández REV: TIME: 18:16:17
A B C D E F G H J K

8.1. Simulación a realizar

El proceso de demodulación se consigue realizando una simulación transitoria (ANALO-
GUE) con una duración de 140 µs.

8.2. Análisis de resultados

1. ¿Qué finalidad tiene el punto de suma en la generación de señal?

2. ¿Cómo se generan las cuatro fases a partir de la referencia de 0o (reloj de 166 kHz)?

3. ¿Qué elemento multiplica la señal de entrada con las referencias de fase?

4. ¿Cual es el trabajo de los filtros RC a la salida de las puertas XOR? ¿Cómo se

relaciona esto con la explicación teórica presente en el manual del entrenador?

5. ¿Qué hacen los decisores y como están implementados?

6. ¿Cual es la finalidad de los diodos a la entrada de los flip-flops?

7. ¿Para qué se colocan los flip-flops D y el multiplexor a la salida? ¿Por qué la señal
de selección del multiplexor es el reloj de 41.5 kHz?
Capı́tulo 8. Demodulador QPSK 37

8. Comprobar que los sı́mbolos corresponden a los bits especificados en el manual de

teorı́a, tanto en la generación de la señal QPSK como a la salida del demodulador.
¿A qué se debe el retraso de un sı́mbolo que presenta la salida respecto de la entrada?