Preparatorio 9: MEMORIAS

Francisco José Cachumba Simba, Betty Isabel Moreno Frutos

Facultad de Ingeniería Eléctrica y Electrónica, Escuela Politécnica Nacional
Laboratorio Sistemas Digitales, GR5-2, lunes 14 de febrero de 2022, 09H00
francisco.cachumba@epn.edu.ec
betty.moreno@epn.edu.ec

Resumen– El documento presentará resolución de circuitos - Rango de temperatura amplio

secuenciales sincrónicos y circuitos combinacionales empleados - Alimentación: 5V
mediante memorias EPROM CI 2732 utilizando un nuevo software - Baja corriente de espera: 35mA máximo
llamado Flash Center y con la correspondiente implementación en - Entradas y salidas compatibles con lógica TTL
Proteus.
- Completamente estática
Palabras clave – Memoria, Proteus, Circuitos secuenciales,
Circuitos Combinacionales. Distribución de pines

I. OBJETIVOS
1.1. Familiarizar al estudiante con el funcionamiento, la
distribución de pines y proceso de quemado de una memoria
EPROM CI 2732.
1.2. Utilizar memorias para la resolución de circuitos
secuenciales sincrónicos y circuitos combinacionales.
1.3. Aplicar los conocimientos adquiridos en el componente
docente para resolver un ejercicio práctico de aplicación de
memorias y contadores secuenciales sincrónicos.

II. MATERIALES
• Computadora. Fig. 1 Distribución de pines de M2732. [2]
• Micrófono externos o integrados.
• Parlantes externos o integrados.
• Proteus 8. TABLA I
DESCRIPCIÓN – CONEXIÓN DE PINES DE CI 2732
• Flash Center 1.45.

III. CUESTIONARIO PIN Descripción

3.1. Consultar el funcionamiento, distribución de pines y
1 A7 - Address Input
modo de conexión del CI 2732.
2 A6 - Address Input
La M2732A es una memoria EPROM eléctricamente
programable y borrable por UV de 32768 bits. Organizada por 3 A5 - Address Input
4.096 palabras de 8 bits. La M2732 con su fuente de
alimentación de 5V y con un tiempo de acceso de 200ns, se 4 A4 - Address Input
adapta y es ideal para aplicaciones donde la vuelta rápida y el
patrón de la experimentación es uno de los requisitos más 5 A3 - Address Input
importantes. [1]
6 A2 - Address Input
La M2732A tiene un encapsulado cerámico de 24 pines. La
tapa transparente permite al usuario exponer el chip a la luz 7 A1 - Address Input
ultravioleta para borrar el patrón de bits. Un nuevo patrón puede
8 A0 - Address Input
ser entonces escrito a la memoria siguiendo el procedimiento
de la programación. [1]
9 Q0 - Data Input
Características 10 Q1 - Data Input

- Rápido tiempo de acceso: 200ns

1
 11 Q2 - Data Input

12 Vss - Ground

13 Q3 - Data Input

14 Q4 - Data Input

15 Q5 - Data Input

16 Q6 - Data Input

17 Q7 - Data Input

18 EP - Enable Programming

19 A10 - Address Input Respecto a la memoria se dividirá los 8 bits de

almacenamiento de acuerdo con la siguiente estructura:
G/Vpp - Output
20
Enable/Programming Supply

21 A11 - Address Input

22 A9 - Address Input

23 A8 - Address Input

24 Vcc - Positive Power Supply

3.2. Utilice memorias para diseñar un circuito secuencial

sincrónico que permita detectar la secuencia de bits
Los bits en color negro son bits que no serán utilizados en el
asignada para cada grupo (ver Tabla 1). Una vez terminada
diseño, el bit en color verde representa la entrada x(t), los
la detección, la salida Z<t> debe tomar el valor 1 y el
bits de color azul de la dirección representan el estado
circuito debe regresar al estado inicial para empezar una
actual, los bits en color rojo representan el estado siguiente
nueva detección; en cualquier otro caso, Z<t> debe ser 0.
y el bit celeste es la salida z(t).
En este ítem se debe presentar el siguiente análisis:
Para la generación del archivo binario .BIN que debe ser
cargado en las memorias se sugiere la utilización del
GR5: 001010
Software Flash Center 1.45.
El circuito por implementarse se presenta en la Figura 1, en
A. Diagramas de Estados
el cual se puede ingresar los bits a través del logicstate de la
parte superior, además se tiene una red de flip flops tipo D
Para esquematizar el diagrama de estado se toma en cuenta
para retardar el cambio de direcciones, una memoria en la
la longitud de la secuencia que es de 6 bits por lo que se toma 6
cual se almacenará la secuencia de estados y la salida Z que
estados, por tanto, se necesita de 3 bits como se muestra en la
corresponde al pin D4 de la memoria. Adicionalmente se
Tabla II.
tiene un display de 7 segmentos para observar el cambio de
1/1
estados mientras se va detectando la secuencia. 0/0
0/0
1/0
000 1/0 001 0/0 010 1/0 011 0/0 100 0/0 101
1/0 1/0 0/1

Figura 1 Diagrama de estados: 001010

B. Tabla de Estados

2
 TABLA II El correspondiente circuito implementado en Proteus se
TABLA DE ESTADOS muestra a continuación:

Estado Entrada actual

actual 0 1
E0 E0/0 E1/0
E1 E2/0 E0/0
E2 E0/0 E3/0
E3 E4/0 E0/0
E4 E5/0 E0/0
E5 E0/1 E0/1

C. Asignación de Estados

TABLA III
ASIGNACIÓN DE ESTADOS

q2 q1 q0
E0 0 0 0
E1 0 0 1
E2 0 1 0
E3 0 1 1
E4 1 0 0 Figura 3 Circuito de secuencia de bits implementado en Proteus.
E5 1 0 1
E6 1 1 0
3.3. Utilizando memorias como el circuito Integrado 2732 y
D. Contenido de las Memorias. los elementos que considere necesarios diseñar un circuito
que permita escribir su nombre apellido1 y apellido2
TABLA IV utilizando un display de 16 segmentos. Se escribirá los
MEMORIAS caracteres en el display como se indica en la Figura 2. El
número máximo de caracteres a escribirse será 16, en caso
Estado Estado de que su nombre y sus dos apellidos contengan más de 16
X actual siguiente Y D0 D1 D2 h caracteres únicamente que imprima este número.
q2 q1 q0 q2 q1 q0
0 0 0 0 0 0 1 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 1
0 0 1 0 0 1 1 0 0 1 1 2
0 0 1 1 0 0 0 0 0 0 0 3
0 1 0 0 1 0 1 0 1 0 1 4
0 1 0 1 1 1 0 0 1 1 0 5
El circuito integrado 2732 puede almacenar 8 bits en cada
0 1 1 0 0 0 0 1 0 0 0 6
0 1 1 1 x x x x x x x 7
espacio de memoria por lo cual es necesario el uso de dos
1 0 0 0 0 0 0 0 0 0 0 8 memorias para almacenar los 16 segmentos a mostrarse, en
1 0 0 1 0 1 0 0 0 1 0 9 la primera memoria almacenar los segmentos de la a-h y en
1 0 1 0 0 0 0 0 0 0 0 A la segunda memoria los elementos restantes (ver figura 3).
1 0 1 1 1 0 0 0 1 0 0 B
1 1 0 0 0 0 0 0 0 0 0 C
1 1 0 1 0 0 0 0 0 0 0 D
1 1 1 0 0 0 0 1 0 0 0 E
1 1 1 1 x x x x x x x F

Una vez asignados los estados, se reproduce en un

archivo .BIN en Flash Center 1.45. la memoria:

Figura 2 Memoria circuito detector secuencia de bits.

3
Respecto a las memorias se debería utilizar la siguiente El correspondiente circuito implementado en Proteus se
estructura: muestra a continuación:

Donde los bits en color negro no se utilizarán ya que

únicamente requerimos de 16 espacios de memoria para las
16 letras y los bits en color rojo representan los segmentos
que se debe encender para formar cada letra en el display.
Adicionalmente, el cambio de las letras presentadas en el
display debe ser automático e incluir un interruptor que
permita detener en cualquier momento el cambio y otro
interruptor que permita mostrar desde el inicio el nombre.

Para la implementación del circuito que permite escribir el

Figura 6 Circuito implementado en Proteus.
nombre de uno de los integrantes del grupo (Betty Moreno
Fruto) se emplea la Tabla V y VI ubicada en Anexos. Además,
se emplean las siguientes memorias obtenidas en un
archivo .BIN en Flash Center de la siguiente manera:
REFERENCIAS

[1] M. JPM, «M2732A-2F1 EPROM,» [En línea]. Available:

https://www.microjpm.com/products/m2732a-2f1-eprom/. [Último
Figura 4 Memoria 1 para 16 segmentos. acceso: febrero 2022].
[2] Futurlec, «2732A - 32K (4kb x 8) 450ns NMOS EPROM Technical Data
- Buy 2732,» [En línea]. Available:
https://www.futurlec.com/Memory/2732.shtml. [Último acceso: febrero
2022].

Figura 5 Memoria 2 para 16 segmentos.

4
 ANEXOS

TABLA V
MEMORIAS PARA NOMBRE Y APELLIDO DE ESTUDIANTE

Decimal Binario Hexadecimal a b c d e f g h k m n p r s t u Salida

0 0000 0 1 1 1 1 1 1 0 0 0 1 0 1 0 1 0 0 B
1 0001 1 1 1 0 0 1 1 1 1 0 0 0 0 0 0 0 1 E
2 0010 2 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 T
3 0011 3 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 T
4 0100 4 0 0 1 0 0 0 0 1 0 0 0 1 0 1 0 1 Y
5 0101 5 0 0 1 1 0 0 1 1 1 0 1 0 0 0 0 0 M
6 0110 6 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 O
7 0111 7 1 1 1 0 0 0 1 1 0 0 0 1 1 0 0 1 R
8 1000 8 1 1 0 0 1 1 1 1 0 0 0 0 0 0 0 1 E
9 1001 9 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 0 N
10 1010 A 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 O
11 1011 B 1 1 0 0 0 0 1 1 0 0 0 1 0 0 0 1 F
12 1100 C 1 1 1 0 0 0 1 1 0 0 0 1 1 0 0 1 R
13 1101 D 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 U
14 1110 E 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 T
15 1111 F 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 O

TABLA VI
CONTENIDO DE LAS MEMORIAS

Memoria1 Memoria2
FC 54
CF 01
C0 44
C0 44
21 15
33 A0
FF 00
E3 19
CF 01
33 88
FF 00
C3 11
E3 19
3F 00
C0 44
FF 00