Trabajo Preparatorio: Arquitecturas en VHDL
Francisco José Cachumba Simba, Betty Isabel Moreno Frutos
Facultad de Ingeniería Eléctrica y Electrónica, Escuela Politécnica Nacional
Laboratorio Sistemas Digitales, GR5-2, lunes 07 de febrero de 2022, 09H00
francisco.cachumba@epn.edu.ec
betty.moreno@epn.edu.ec
Resumen – En el presente preparatorio se representará
definiciones y descripciones tanto de la arquitectura como de las
sentencias concurrentes, además de la presentación de cierta sintaxis
para usar en VHDL, y añadiendo unos ejercicios que emplea
sentencias de concurrencia.
Palabras clave – VHDL, arquitectura, port map, concurrente
I. OBJETIVOS
2.1. Relacionar conceptos de sistemas digitales con el
funcionamiento de dispositivos lógicos programables.
2.2. Familiarizar al estudiante con la sintaxis y funcionamiento
de las sentencias concurrentes para el control de flujo de datos
en VHDL.
2.3. Familiarizar al estudiante con la arquitectura estructural
en VHDL.
2.4. Codificar e implementar programas utilizando sentencias
concurrentes y arquitectura estructural para la resolución de
circuitos combinacionales básicos escritos en VHDL.
II. INTRODUCCIÓN
VHDL es un lenguaje de descripción de hardware que
describe circuitos con alto nivel de abstracción y poco a poco
está siendo ya un estándar de diseño. Este lenguaje divide a los
circuitos en dos puntos de vista: entidades y arquitecturas. Las
entidades modelan al circuito externamente definiendo a este
mediante un nombre y sus conexiones que vienen siendo las
entradas y salidas del circuito. En cambio, la arquitectura es la
vista interna, la cual define el funcionamiento del circuito.
III. CUESTIONARIO
3.1. ¿Qué es la arquitectura Flujo de Datos en VHDL?
Para iniciar con el estudio de VHDL, el flujo de datos es algo
importante de conocer ya que a la hora de plantearse crear un
programa en VHDL no hay que pensar como si fuera un
programa típico para ordenador. No hay que olvidar que en
VHDL hay que describir un hardware, algo que no se hace en
un programa para ordenador. Un circuito electrónico puede
tener muchos elementos que estén ejecutando acciones a la vez,
por ejemplo, en un circuito puede tener una entrada que se
aplique a dos compuertas lógicas y de cada una obtener una
salida, en este caso tendría dos caminos en los que se ejecutarían
acciones (las compuertas lógicas) de forma paralela. Esto es lo
que se llama concurrencia. VHDL es un lenguaje concurrente,
como consecuencia no se seguirá el orden en que están escritas
las instrucciones a la hora de ejecutar el código. De hecho, si
hay dos instrucciones, no tiene porqué ejecutarse una antes que
otra, pueden ejecutarse a la vez. [1]
La descripción funcional es puramente comportamental, de
manera que con una secuencia sencilla de instrucciones se
podría describir el circuito. Naturalmente, a veces resulta más
interesante describir el circuito de forma que esté más cercano
a una posible realización física del mismo. En este sentido,
VHDL posee una forma de describir circuitos que además
permite la paralización de instrucciones, y que se encuentra más
cercana a una descripción estructural del mismo, siendo todavía
una descripción funcional. Las declaraciones concurrentes se
diferencian de las series, entre otras cosas, en que no obedecen
a la definición de un proceso. Por ello suelen utilizarse en las
descripciones de flujo de datos y estructural.
3.2. ¿Qué es la arquitectura Estructural en VHDL?
Es la arquitectura más poderosa de VHDL dado que esta se basa
en estructuras ya hechas, aquellos modelos lógicos establecidos
pueden ser compuertas, sumadores, contadores, entre otros.
Para esto se describe el circuito con instancias de componentes.
Estas instancias forman un diseño de jerarquía superior, al
conectar los puertos de estas instancias con las señales internas
del circuito, o con puertos del circuito de jerarquía superior. Es
la recomendada cuando el diseño digital se vuelve complejo o
está conformado por múltiples bloques de hardware.
En VHDL la declaración de componentes dentro de un diseño
se lo hace mediante la palabra COMPONENT. Un componente
se corresponde con una entidad que ha sido declarada en otro
módulo del diseño, o incluso en alguna biblioteca, la
declaración de este elemento se realizará en la parte declarativa
de la arquitectura del módulo que se está desarrollando. La
sintaxis para declarar un componente es muy parecida a la de
una entidad. [2]
Para llevar a cabo todo esto Si se dispone de un compilador de
VHDL, donde no será necesario incluir en los diseños la parte
declarativa de los componentes, es decir se pasaría a
referenciarlos de forma directa, además, la referencia de
componentes consiste en copiar en la arquitectura aquel
componente que se quiera utilizar, tantas veces como sea
necesario para construir el diseño.
3.3. ¿Qué es una sentencia concurrente?
VHDL al ser un lenguaje concurrente, como consecuencia no
se seguirá el orden en que están escritas las instrucciones a la
hora de ejecutar el código. De hecho, si hay dos instrucciones,
no tiene porqué ejecutarse una antes que otra, pueden ejecutarse
a la vez.
1
Para esto la instrucción básica de la ejecución concurrente es la La estructura que tiene es la siguiente:
asignación entre señales a través del símbolo <=. Para facilitar
la asignación de las señales VHDL incluye elementos de alto
nivel como son instrucciones condicionales, de selección, entre
otras.
La principal sentencia concurrente en VHDL es el proceso
(process), que define los límites de un dominio secuencial, las
restantes secuencias concurrentes son formas diferenciadas de
procesos que proporciona al lenguaje una mayor expresividad.
Las sentencias concurrentes se tienen lo siguiente: Fig. 3 Estructura Whit-Select-When -VHDL
Sentencia de asignación de señal concurrente, esta que es una
forma compacta de describir un proceso que asigna a una señal
una onda seleccionada por un conjunto de condiciones. Un ejemplo de aplicación:
Sentencia de instanciación de componentes, esta que es el
principal recurso para reutilizar entidades de diseño ya
definidas, además que permite la expresión de arquitecturas
estructurales, es decir, arquitecturas que se definen por la
declaración de unos componentes y su interconexión. [3]

3.4. Consultar cuál es la estructura básica y función de las

siguientes sentencias concurrentes en VHDL:
• When-Else

Sentencia de selección múltiple. En hardware es necesario Fig. 4 Ejemplo de la estructura Whit-Select-When - VHDL
incluir todas las opciones posibles. En este caso es obligatorio
siempre acabar la expresión con un ELSE. 3.5. Consultar cuál es la función y la sintaxis básica en
VHDL de:
La estructura que tiene es la siguiente: • Port Map

PORT MAP es una palabra clave del lenguaje VHDL utilizada

para definir las conexiones internas entre las entradas, salidas,
y señales internas. En otras palabras, cada instrucción PORT
MAP define cómo está conectada la instancia de un
componente dentro del circuito [5]

Tiene la siguiente sintaxis para realizar la instanciación [4]:

Fig. 1 Estructura When-Else -VHDL

Un ejemplo de aplicación:

• Signal

Signal es un objeto con una historia pasada de valores. Una

Fig. 2 Ejemplo de la estructura When-Else -VHDL
• With-Select-When
Es similar a las sentencias CASE o SWITCH de C. La
asignación se hace según el contenido de un objeto o resultado
de cierta expresión.
señal puede tener varios controladores, cada uno con un valor
actual y valores futuros proyectados. El término señal se refiere
a objetos declarados por declaraciones de señal y declaraciones
de puerto. [6]
La sintaxis es la siguiente:

2

• Component
Una declaración de componente declara una interfaz de entidad
de diseño virtual que se puede utilizar en la declaración de
creación de instancias de componentes. [7]
La sintaxis es la siguiente:
3.6. Utilizando una sentencia concurrente realizar un
programa en VHDL que permita simular el funcionamiento
de un mux 4 a 1. Presentar el código implementado y la
simulación del correcto funcionamiento utilizando el
University Program VWF.
Fig. 5 Código MUX 2 a 1 (complemento) – Quartus Prime Lite
Fig. 6 Código del MUX 4 a 1 – Quartus Prime Lite
El cual presenta el siguiente funcionamiento:
Fig. 7 Funcionamiento MUX 4 a 1 – Quartus Prime Lite
3.7. Utilizando una sentencia concurrente realizar un
programa en VHDL que permita convertir un numero
binario de 4 bits en su correspondiente número BCD.
Emplee una variable de 4 bits para las unidades y una
variable de 4 bits para las decenas. Presentar el código
implementado y la simulación del correcto funcionamiento
utilizando el University Program VWF.
Fig. 8 Código – Quartus Prime Lite
El cual presenta el siguiente funcionamiento:
Fig. 9 Funcionamiento – Quartus Prime Lite
3
 REFERENCIAS

[1] “DISPOSITIVOS LÓGICOS PROGRAMABLES LENGUAJE VHDL

http://es.wikibooks.org/wiki/Programaci%C3%B3n_en_VHDL 2011.”
[Online]. Available:
http://ciecfie.epn.edu.ec/wss/VirtualDirectories/80/pag_personales/pch
ico/Materiales_DLP/seminario_folleto.pdf.

[2] “Programación en VHDL/Arquitectura - Wikilibros,” Wikibooks.org,

2019.
https://es.m.wikibooks.org/wiki/Programaci%C3%B3n_en_VHDL/Ar
quitectura#Descripci%C3%B3n_estructural (accessed Feb. 03, 2022).

[3] “Sesión 4: Sentencias concurrentes y paquetes.” Accessed: Feb. 03,

2022. [Online]. Available:
https://www.fdi.ucm.es/profesor/jjruz/LEC/Temas/Sesion4.pdf.

[4] “How to use Port Map instantiation in VHDL,” VHDLwhiz, Sep. 18,
2017. https://vhdlwhiz.com/port-map/ (accessed Feb. 03, 2022).

[5] “Un corto cuento de hadas sobre PORT MAP,” Estado Finito, Dec. 18,
2013. https://www.estadofinito.com/port-map/#ref01 (accessed Feb.
03, 2022).

[6] “VHDL - Signal Declaration,” peterfab.com.

https://peterfab.com/ref/vhdl/vhdl_renerta/mobile/source/vhd00064.ht
m (accessed Feb. 03, 2022).
[7] “VHDL - Component Declaration,” peterfab.com.
https://peterfab.com/ref/vhdl/vhdl_renerta/mobile/source/vhd00016.ht
m (accessed Feb. 03, 2022).