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CAPÍTULO 8 - SISTEMAS SECUENCIALES SINCRÓNICOS 249
CAPÍTULO 8
SISTEMAS SECUENCIALES SINCRÓNICOS
8.1 INTRODUCCIÓN
Hasta los momentos han sido tratados los sistemas secuenciales que según la clasificación dada
en el Capítulo 5, corresponden a los llamados autómatas asincrónicos, incluyendo tanto a los que
operan por nivel como a los sincronizados. En este capítulo se tratará finalmente la clase de secuen-
ciales caracterizados por tener una entrada en la que se aplica una señal que, siendo periódica o no,
sincroniza su evolución por los diferentes estados, permitiendo efectivamente realizar un solo cambio
de estado cada vez que ocurra un pulso en dicha señal. Esta categoría de secuenciales es la conoci-
da como autómatas sincrónicos o de operación por 'clock'.
De igual modo, se presentará el procedimiento de diseño adecuado para este tipo de autómatas,
el cual como se verá, resulta substancialmente más sencillo que el aplicado a los secuenciales asin-
crónicos tratados hasta este momento.
Sin embargo, antes de comenzar el tratamiento de los sistemas secuenciales sincrónicos es con-
veniente definir los diferentes tipos de 'flip-flops' como bloques, que a su vez estarán caracterizados
por las ecuaciones típicas o características para cada uno de los tipos, así como también por sus
tablas de excitación correspondientes.
8.2 DEFINICIÓN DE BIESTABLES POR NIVEL Y SINCRÓNICOS

Realmente el nombre correcto para este tipo de sistemas secuenciales es el de biestable y más
formalmente el de multivibrador biestable; sin embargo, usualmente se les conoce con el nombre de
‘flip-flop’, que aun cuando es una palabra tomada del idioma Inglés y cuyo origen no se conoce con
certeza, se ha convertido en el nombre estándar para tales dispositivos. Cabe mencionar que en tex-
tos traducidos en España se utilizan los términos cerrojo y candado para referirse a estos dispositivos;
sin embargo, en este texto se utilizará el término ‘flip-flop’, además de otros términos que también se
presentarán en inglés, por considerarse que el lector debe familiarizarse con una serie de términos
que se utilizan muy frecuentemente al trabajar con sistemas secuenciales y en otras áreas de la elec-
trónica. A ello se puede sumar que todas las nuevas tecnologías en el área provienen de países
desarrollados de habla inglesa y que en todo caso son publicados en dicho idioma. Por tal motivo se
continuará empleando los términos en esta lengua, siempre escritos entre comillas, a fin de que el
lector se familiarice con ellos.
En estos momentos ya se debe tener una idea clara del comportamiento de cada uno de los tipos
de ‘flip-flops’, ya que diferentes circuitos correspondientes a ellos han sido utilizados como ejemplos y
han sido discutidos en los dos capítulos anteriores, tanto para su análisis como para su diseño, bien
sea como secuenciales que operan por nivel o como circuitos sincronizados; pero la esencia de su
operación o comportamiento es la misma, independientemente de que se consideren bajo uno u otro
modo de operación.
Por tal motivo no se volverá a describir la forma característica como opera cada tipo de ‘flip-flop’,
sino que indirectamente ésta se presentará mediante las tablas y ecuaciones de excitación que los
caracterizan.
Por otro lado, a partir de ahora los ‘flip-flops’ serán considerados como bloques con todas sus en-
tradas y salidas, asumiendo que están constituidos por los circuitos basados en compuertas lógicas
que se discutieron en los capítulos anteriores. Esto trae consigo la ventaja de que se puedan conside-
rar sistemas de mayor complejidad sin que en los esquemas aparezca una considerable cantidad de
compuertas, lo que haría más complicado y tedioso su manejo. Sin embargo, debe tenerse siempre
250 INTRODUCCIÓN A LOS SISTEMAS DIGITALES
presente que aun cuando frecuentemente se utilicen estos bloques, ellos representan al conjunto de
compuertas lógicas conectadas de forma tal que constituyen el sistema secuencial como tal. Yendo
aún más allá, estos bloques ofrecidos comercialmente por todos los fabricantes de semiconductores,
son fabricados basados en la interconexión de transistores; ni siquiera de compuertas lógicas, ya que
éstas internamente también están constituidas por transistores, que dependiendo de la tecnología
pueden ser bipolares, CMOS, MOSFET, MOS, etc. o combinaciones de ellos.
8.2.1 NOMENCLATURA ASUMIDA PARA LAS VARIABLES DE ESTADO Y SALIDAS

Cada tipo de ‘flip-flop’ puede definirse por su ecuación característica, que no es más que su ecua-
ción de excitación; o por su matriz de excitación que usualmente se representa como una tabla de
excitación que algunas veces es llamada tabla de verdad. Dicha tabla de excitación no es más que la
representación tabular de la matriz de excitación, es decir, es una tabla de la verdad en la que las
variables de entrada corresponden a las entradas del 'flip-flop' y sus estados internos, en tanto que
las salidas son los próximos estados. Por contener toda la información pertinente a los estados actua-
les y futuros en relación con los cambios de las entradas, constituye la forma más usual de represen-
tación del comportamiento de un 'flip-flop'.
Por otro lado, las variables de estado actual y de próximo estado en el caso de los ‘flip-flops’ se
identifican con el nombre de la salida no negada (Q), por ser estos dispositivos autómatas en los que
las salidas coinciden con las variables de estado; y ambas variables de estado se diferencian median-
te la utilización de subíndices diferentes.
De este modo, las salidas de cualquier ‘flip-flop’ son identificadas como Q y Q , siendo siempre
una de ellas el complemento de la otra. Las variables de estado por su parte, se identifican de la si-
guiente forma:
Qt  variable de estado interno
Qt+1  variable de próximo estado
denotando el subíndice t un instante cualquiera en el cual el ‘flip-flop’ se encuentra en el estado ac-
tual. El subíndice t +1 denota un instante posterior en el que habrá alcanzado un nuevo estado, el
cual dependiendo del tipo de ‘flip-flop’ considerado, asincrónico por nivel o sincrónico, corresponderá
al instante en que ocurre el próximo pulso de ‘clock’ para el último caso; y al instante en que haya
transcurrido el tiempo de respuesta del ‘flip-flop’ en el primero. Así resulta que la diferencia en el
tiempo entre t +1 y t será el tiempo de respuesta del autómata si se trata de un ‘flip-flop’ asincrónico
por nivel; o en el caso de un ‘flip-flop’ sincrónico, el intervalo entre dos pulsos sucesivos del ‘clock’, si
se desprecia el tiempo de respuesta del sistema y si se considera que t denota el instante inmediata-
mente posterior a un cambio de estado.
8.2.2 BIESTABLES DE OPERACIÓN POR NIVEL

Bajo esta categoría se pueden definir los ‘flip-flops’ cuya operación esté basada fundamentalmente
en los niveles lógicos que posean sus entradas y que como consecuencia de ellos se producirán
cambios en las salidas. Aun cuando se vio que los autómatas de nivel incluyen a los autómatas sin-
cronizados y a los que operan por nivel propiamente dichos, no tiene sentido definir a los ‘flip-flops’
sincronizados como un tipo aparte; ya que en caso de requerirse algún tipo de sincronismo en el sis-
tema se prefiere siempre utilizar ‘flip-flops’ sincrónicos por todas las ventajas que traen consigo. No
obstante, debe tenerse presente que los ‘flip-flops’ que son referidos como sincrónicos, realmente
corresponden a ‘flip-flops’ maestros-esclavos, con las características y propiedades discutidas en el
capítulo anterior; y por lo tanto, efectivamente son autómatas sincronizados. Cabe mencionar ade-
más, que comercialmente sólo se fabrican ‘flip-flops’ de este tipo, que son referidos comúnmente
como sincrónicos; aunque desde el punto de vista teórico es posible definir también ‘flip-flops’ que
actúen por nivel.
A continuación se presentan las ecuaciones y tablas de excitación que caracterizan a los diferen-
tes tipos de ‘flip-flops’ que se definen como asincrónicos.
8.2.2.1 FLIP-FLOP 'SR' (Set-Reset)

En la Figura 8-1 se muestra el símbolo utilizado para representar a este tipo de ‘flip-flop’, en la que
pueden apreciarse sus dos salidas, una el complemento de la otra. La correspondiente ecuación de
excitación se muestra en la misma figura.
S Q
Qt+1 = S + RQt
R Q
Figura 8-1. 'Flip-flop' SR: Símbolo esquemático y su ecuación característica.
Cabe mencionar que existen dos formas como se suele representar la tabla de excitación; una de
ellas corresponde a la tabla normal por así decirlo, en la que aparecen los valores del próximo estado
(salida) para cada una de las combinaciones de las entradas y del estado interno, tal como corres-
ponde a la matriz de excitación. También es posible representar la tabla en forma abreviada, en la
que sólo se consideran en la tabla las combinaciones de las entradas, sin el valor del estado interno;
mientras que en la columna del próximo estado se especifica el valor de éste (0 ó 1) para cada com-
binación determinada de entradas. Para aquellas combinaciones de entradas en las que no se pro-
duzca cambio de estado, independientemente del valor que posea la variable de estado, se especifica
como próximo estado con la misma variable de estado interno o su complemento. Ambas tablas de
excitación se muestran en la Figura 8-2(a) y 8-2(b), respectivamente.
(a) (b)
Figura 8-2. Tablas de excitación del 'flip-flop' SR: a) Forma normal. b) Forma abreviada.
Obsérvese que en este tipo de ‘flip-flop’ se prohíbe por definición que las dos entradas tengan ni-
vel 1 al mismo tiempo, según lo discutido en la sección 6.4.
Figura 8-3. Matriz de excitación del 'flip-flop' SR.

En la Figura 8-3 se presenta la matriz de excitación correspondiente. Obsérvese que ésta puede
obtenerse a partir de la ecuación característica o viceversa y que contiene exactamente la misma
información que la tabla de excitación.
8.2.2.2 FLIP-FLOP 'JK'

El símbolo esquemático utilizado para representar a este tipo de ‘flip-flop’ y la ecuación caracterís-
tica correspondiente se muestran en la Figura 8-4.
Figura 8-4. 'Flip-flop' JK: Símbolo esquemático y ecuación característica.
Las tablas de excitación en sus dos formas se presentan en la Figura 8-5(a) y 8-5(b) respectiva-
mente. El comportamiento de este tipo de 'flip-flop' es exactamente igual al SR, salvo que, como pue-
de observarse, no tiene restringida la combinación de entradas J=K=1. Para estos valores de las en-
tradas la salida está definida y toma el valor complementario del que tenía.
(a) (b)
Figura 8-5. Tablas de excitación del 'flip-flop' JK: a) Forma normal. b) Forma abreviada.
La matriz de excitación correspondiente, aunque no se presentará por ser evidente y en cierto mo-
do redundante, puede construirse a partir de la ecuación característica.
Como se verá posteriormente, un ‘flip-flop’ tipo JK puede ser utilizado para realizar la función de
cualquier otro tipo de ‘flip-flop’, ya que solo conectando sus entradas de cierto modo o con la adición
de alguna compuerta, se logra que presente un comportamiento idéntico al de los demás tipos de
‘flip-flops’. De hecho, es evidente que puede utilizarse en lugar de un SR, prohibiendo igualmente que
ambas entradas tomen el valor 1. Por ello este ‘flip-flop’ es considerado como el más versátil de to-
dos; y no en vano es el tipo de ‘flip-flop’ que se fabrica comercialmente con más variedad en todas las
familias lógicas.
8.2.2.3 FLIP-FLOP 'T'

El símbolo esquemático y la ecuación característica correspondiente se muestran en la Figura 8-6.
Como puede observarse, este tipo de ‘flip-flop’ posee una sola entrada (T), que como se puede ver
en la tabla de excitación, cada vez que cambia de nivel 0 a nivel 1 hace cambiar el nivel de la salida.
Es decir, realiza la misma función que un cierto tipo de interruptor eléctrico que cierra y abre el circuito
cada vez que se acciona. También es posible definir su comportamiento de modo que cambie el nivel
de la salida cuando la entrada cambie de 1 a 0.
Figura 8-6. 'Flip-flop' T: Símbolo esquemático y ecuación característica.
Las tablas de excitación correspondientes al primer tipo de comportamiento descrito, se muestran

en la Figura 8-7.
T Qt Qt+1
T Qt+1
0 0 0
0 1 1 0 Qt
1 0 1 1 Qt
1 1 0
(a) (b)
Figura 8-7. Tablas de excitación del 'flip-flop' T: a) Forma normal. b) Forma abreviada.
Nótese que por el comportamiento que posee este tipo de ‘flip-flop’, si en la entrada se aplica una
señal rectangular, como la salida cambiará de nivel cada vez que la entrada tenga un nivel 1, por
cada dos pulsos en la entrada se obtendrá un pulso en la salida; de manera que si los pulsos en la
entrada ocurren periódicamente, el período de los pulsos en la salida será el doble del período de los
pulsos de entrada. De modo que un ‘flip-flop’ tipo T actúa como un divisor de frecuencia x2, resultan-
do en su salida una señal cuya frecuencia es la mitad de la frecuencia de la entrada, siempre que la
señal de entrada sea periódica. Por ello también suele interpretarse su comportamiento como el de un
divisor de frecuencia x2.
Obsérvese asimismo que el comportamiento descrito es independiente de que la señal de entrada
sea periódica o no, aunque, obviamente, de no ser periódica no podrá hablarse de período o de fre-
cuencia. En la Figura 8-8 se representa mediante un diagrama de tiempo, la forma de la señal de
salida para ambas consideraciones de la señal aplicada en la entrada.
Figura 8-8. Diagrama de tiempo correspondiente a un 'flip-flop' tipo T asincrónico.
El comportamiento de un ‘flip-flop’ tipo T puede conseguirse también mediante un FF-JK al que se

le unan ambas entradas, las cuales constituirán la entrada T. Ello puede comprobarse fácilmente
considerando en la tabla de excitación de la Figura 8-5(a) correspondiente al FF-JK, sólo las filas
donde J=K y comparándolas con la tabla correspondiente al FF-T, mostrada en la Figura 8-7(a).
Puede observarse que los próximos estados para cada una de las combinaciones son los mismos en
ambos casos. De modo que modificando a un FF-JK como se indica en la Figura 8-9, éste se compor-
tará como si fuera un FF-T.
Sin embargo, por ser un 'flip-flop' por nivel, debe tenerse presente que mientras la entrada T per-
manece en 1 la salida cambiará sucesivamente entre 0 y 1, por lo que la duración de los pulsos de la
entrada en nivel 1 deberá ser tal que no de tiempo al 'flip-flop' a volver a cambiar su salida.
Figura 8-9. FF-T implementado mediante un FF-JK.
Resulta entonces que la duración de cada pulso en la entrada deberá ser mayor que el tiempo de
respuesta del 'flip-flop', pero menor que el doble de su tiempo de respuesta. Si se asume que tH es el
tiempo que el pulso permanece en 1 y tR FF el tiempo de respuesta del 'flip-flop', entonces debe cum-
plirse que: t R FF  t H  2 t R FF
8.2.3 BIESTABLES DE OPERACIÓN CON 'CLOCK' (SINCRÓNICOS)

Tal como se mencionó al comienzo de este capítulo, se pueden definir ‘flip-flops’ que como tales
constituyan en sí autómatas sincrónicos, por lo que tendrán una entrada adicional para la señal de
‘clock’ y realizarán un solo cambio de estado por cada pulso de ‘clock’ que se les aplique.
Debe tenerse siempre presente que aun cuando los ‘flip-flops’ sincrónicos serán presentados y
considerados como bloques, ellos realmente son ‘flip-flops’ maestros-esclavos como se mencionó
anteriormente y de acuerdo con el tipo JK desarrollado en la sección 7.3.4 del Capítulo 7; por lo que
los cambios de las salidas ocurrirán con uno de los flancos de la señal aplicada en su entrada de
‘clock’.
En principio, es posible definir como ‘flip-flops’ sincrónicos los mismos tipos de ‘flip-flops’ definidos
con operación por nivel; sin embargo, bajo esta categoría se debe definir además el 'flip-flop' tipo D,
que con operación por nivel no tenía sentido hacerlo.
Al igual que para los ‘flip-flops’ de operación por nivel, se definirá para cada tipo de ‘flip-flop’ sin-
crónico su ecuación característica y la tabla de excitación que lo caracteriza, las cuales, como se
verá, son exactamente iguales en ambos casos. La diferencia entre ambas estriba en la interpretación
que se debe dar a ellas en cada caso, ya que cuando se trata de un ‘flip-flop’ sincrónico se debe tener
presente que cada vez que el ‘flip-flop’ cambie al próximo estado, lo hará porque ocurrió un pulso en
su entrada de ‘clock’; y más específicamente, lo hará con uno de los flancos del pulso aplicado en
dicha entrada.
Cabe mencionar, además, que cualquier tipo de ‘flip-flop’ será considerado como un bloque que
posee dos estados: uno identificado con la salida en 0 y otro con la salida en 1; a pesar de que, como
se vio en la sección 7.3.4, realmente poseen más de dos estados. Por ello la variable C no aparecerá
ni en las tablas de excitación ni en las ecuaciones características de cada tipo.
8.2.3.1 FLIP-FLOP 'SR' SINCRÓNICO

En la Figura 8-10 se muestra el símbolo esquemático utilizado para representarlo junto con la
ecuación de excitación que lo caracteriza. Puede observarse que su símbolo en este caso posee
además la entrada de ‘clock’ y que la ecuación es igual que para el mismo ‘flip-flop’ con operación por
nivel, ya que en ella no aparece la variable C del 'clock'.

En la Figura 8-10(a) se muestran dos símbolos esquemáticos para este ‘flip-flop’, en los que se ha
usado un pequeño triángulo interno al bloque para identificar la señal de 'clock', el cual constituye un
símbolo estándar para esta señal en los bloques de cualquier tipo de dispositivo. En el símbolo de la
derecha se especifica además, que el ‘flip-flop’ es sincronizado con el flanco de alza del ‘clock’ me-
diante una transición de nivel que apunta hacia arriba; igualmente se puede especificar mediante una
transición de nivel que apunta hacia abajo si el 'flip-flop' actúa con el flanco de bajada. Siempre es
conveniente especificar en el símbolo del ‘flip-flop’ el flanco con el que éste actúa.
(a) (b)
Figura 8-10. 'Flip-flop' SR: a) Símbolos esquemáticos. b) Ecuación característica.
La tabla de excitación correspondiente se indica en la Figura 8-11(a), la que también puede pre-
sentarse en forma resumida o abreviada tal como se muestra en la Figura 8-11(b). Obsérvese que
ambas tablas son iguales a las presentadas en la Figura 8-2, correspondientes al mismo tipo de ‘flip-
flop’, pero de nivel.
(a) (b)
Figura 8-11. Tablas de excitación del 'flip-flop' SR: a) Forma normal. b) Forma abreviada.
Sin embargo, cuando se trata de ‘flip-flops’ sincrónicos, aun cuando las entradas del biestable
cambien de nivel, éste mantiene indefinidamente el nivel de sus salidas correspondientes a su estado
actual Qt hasta que ocurra un flanco en la señal de ‘clock’; momento en que cambiará al próximo es-
tado Qt+1 indicado en la tabla. Obsérvese además, que como las salidas no cambian de valor en los
intervalos de tiempo entre flancos de la señal de ‘clock’, aun cuando las entradas sí pueden hacerlo,
la tabla de excitación debe utilizarse para situaciones como ésta; ubicándose en otra fila dependiendo
del valor que hayan tomado las entradas y cuyo estado interno Qt tenga el mismo valor que antes de
cambiar las entradas. Así al ocurrir el pulso de ‘clock’, el próximo estado al que evolucionará el autó-
mata será el indicado en la fila de la tabla correspondiente a los valores de las entradas y del estado
interno que existan en el momento en que se produce el pulso.
Si, por ejemplo, se supone que el ‘flip-flop’ en un instante t cualquiera tiene su salida en 1 y sus
entradas son S=0 y R=1, la situación corresponderá a la fila # 4 de la tabla de la Figura 8-11(a). Si en
un instante posterior t’ (anterior a t +1) la entrada R cambia a 0 y se mantiene en este valor (S=R=0)
hasta el instante t +1 en que ocurre el pulso de ‘clock’, la salida no cambiará a 0 como lo indicaba el
próximo estado de la fila correspondiente a las condiciones anteriores (fila # 4), sino que se manten-
drá en 1 como consecuencia de que el próximo estado es 1 en la fila # 2, la que corresponde a la
nueva condición de las entradas en el momento en que ocurre el pulso de ‘clock’. En otras palabras,
el ‘flip-flop’ cambia sus salidas o no en función de los valores de las entradas y del estado interno que
estén presentes en el instante de ocurrencia del flanco del pulso de la señal de ‘clock’.
8.2.3.2 FLIP-FLOP 'JK' SINCRÓNICO

El símbolo correspondiente a este ‘flip-flop’ y la ecuación característica son los mostrados en la Fi-
gura 8-12. Al igual que en el caso del ‘flip-flop’ SR, se presentan dos símbolos en la figura; y en el que
se especifica el flanco con que actúa, se ha supuesto que esta vez lo hace con el flanco de bajada.
(a) (b)
Figura 8-12. 'Flip-flop' JK: a) Símbolos esquemáticos. b) Ecuación característica.
En la Figura 8-13 se muestra la tabla de excitación correspondiente en sus dos formas, las cuales
de nuevo son iguales a las del FF-JK con operación por nivel.
(a) (b)
Figura 8-13. Tablas de excitación del 'flip-flop' JK: a) Tabla normal. b) Tabla abreviada.
Como se verá a continuación cuando se presenten los 'flip-flops' tipo D y tipo T, en ambos casos
mediante la utilización de un FF-JK con ligeras modificaciones se puede lograr también el comporta-
miento de cualquiera de estos 'flip-flops'.
8.2.3.3 FLIP-FLOP 'D' SINCRÓNICO

Este ‘flip-flop’ posee un comportamiento que se corresponde con el planteado en el Ejemplo 7-3
del Capítulo 7, aunque tal como se definirá seguidamente es realmente el ‘flip-flop’ tipo D maestro-
esclavo, que puede definirse activado por el flanco de alza o bien de bajada del ‘clock’.
Cabe mencionar aquí que este ‘flip-flop’ es ampliamente utilizado en sistemas electrónicos digita-
les para tomar el valor de una señal que cambia en el tiempo y mantenerlo invariable en su salida
para algún propósito, durante un determinado intervalo de tiempo que corresponderá al período del
‘clock’. Cuando se trata de buses de data, o sea, varias líneas de data que en conjunto contienen
algún tipo de información, se utilizan varios de estos ‘flip-flops’ sincronizados todos con la misma se-
ñal de ‘clock’; y usualmente el conjunto es referido incorrectamente como ‘latch’. Recuérdese el co-
mentario que se hizo en un capítulo anterior referente al empleo de este término. Este es un ejemplo
de ello.
En la Figura 8-14(a) se muestra el símbolo correspondiente a este tipo de 'flip-flop' y en la Figura
8-14(b) la respectiva ecuación que lo caracteriza. Como lo indica su ecuación de excitación, la salida
de este 'flip-flop' toma el valor de la entrada D cada vez que ocurre un flanco en un pulso del 'clock'.
(a) (b)
Figura 8-14. 'Flip-flop' D: a) Símbolos esquemáticos. b) Ecuación característica.
En la Figura 8-15 se muestran las tablas de excitación correspondientes. Este tipo de 'flip-flop' es
fabricado comercialmente en todas las familias lógicas, tanto activado con el flanco de alza como con
el de bajada; incluso se empaquetan hasta seis de estos 'flip-flops' en un solo circuito integrado, sien-
do activados por lo general mediante una señal de 'clock' común.
D Qt Qt+1
D Qt+1
0 0 0
0 1 0 0 0
1 0 1 1 1
1 1 1
(a) (b)
Figura 8-15. Tablas de excitación del 'flip-flop' D: a) Tabla normal. b) Abreviada.
Mediante el empleo de un FF-JK puede lograrse la misma función realizada por un FF-D, conec-
tando un inversor entre su entrada J y su entrada K, como se muestra en la Figura 8-16.
Figura 8-16. 'Flip-flop' D desarrollado mediante un 'flip-flop' JK.
Ello puede comprobarse fácilmente, considerando en la tabla de excitación de la Figura 8-13(a)

sólo las filas en las que J y K son diferentes y comparándolas con la tabla mostrada en la Figura 8-
15(a). Se observará que son iguales.
8.2.3.4 FLIP-FLOP 'T' SINCRÓNICO

Este tipo de ‘flip-flop’ aun cuando puede definirse teóricamente, en la práctica no se consigue de
ninguno de los fabricantes de semiconductores, ya que no es fabricado comercialmente. Como se
verá seguidamente, cada vez que es requerido un ‘flip-flop’ de este tipo se emplea un FF-JK o un FF-
D con ciertas modificaciones. No obstante, en el ámbito teórico tiene sentido definirlo y aunque su
comportamiento es ligeramente diferente del ‘flip-flop’ tipo T que opera por nivel, sigue siendo muy
parecido, teniendo la misma ecuación característica.
El símbolo definido para este ‘flip-flop’ corresponde al mostrado en la Figura 8-17(a), en tanto que
su ecuación característica es igual a la antes definida para el FF-T asincrónico.
(a) (b)
Figura 8-17. 'Flip-flop' T: a) Símbolos esquemáticos. b) Ecuación característica.
Como puede observarse, el 'flip-flop' posee dos entradas: la entrada T y la entrada de ‘clock’; y
como se desprende de su ecuación o de su tabla de excitación mostrada en la Figura 8-18, la salida
cambiará solamente cada vez que T=1 y ocurra un pulso de ‘clock’, ya que si T=0 no cambiará la
salida aunque ocurra un pulso en la entrada de ‘clock’. De modo que la entrada T debe tener un nivel
1 para que se produzcan cambios de estado que involucren cambios de las salidas.
T Qt Qt+1
T Qt+1
0 0 0
0 1 1 0 Qt
1 0 1 1 Qt
1 1 0
(a) (b)
Figura 8-18. Tablas de excitación del 'flip-flop' T: Tabla normal. b) Abreviada.
En la Figura 8-19 se presenta un diagrama de tiempo para ilustrar el comportamiento de este tipo
de ‘flip-flop’ tal como ha sido definido, donde se ha supuesto que se active con los flancos de caída
de los pulsos de ‘clock’. Puede observarse que con el flanco de bajada del primer y quinto pulso de
‘clock’ la salida no cambia por ser T=0; sin embargo, mientras T=1 su comportamiento se correspon-
de con el FF-T de operación por nivel, es decir, por cada dos pulsos de ‘clock’ se produce un pulso en
la salida. No obstante, los pulsos de 'clock' ahora no tienen restricción en cuanto a su duración.
Figura 8-19. Diagrama de tiempo correspondiente a un 'flip-flop' T sincrónico.
Un 'flip-flop' tipo T con el comportamiento descrito correspondiente al FF-T sincrónico, puede im-
plantarse en la práctica, utilizando un FF-JK al que se conectan entre sí sus entradas J y K para cons-
tituir la entrada T, tal como se muestra en la Figura 8-20.
Sin embargo, obsérvese que el resultado obtenido no es el mismo aun cuando el procedimiento es
similar al seguido para el caso del FF-T por nivel mostrado en la Figura 8-9, ya que al considerar el
'clock' resultan dos entradas en lugar de una. En este caso, el comportamiento del FF-JK modificado
corresponde al FF-T definido como sincrónico que presenta el comportamiento indicado en el diagra-
ma de tiempo mostrado en la Figura 8-19. Es decir, la entrada T debe tener un nivel 1 para que se
produzcan cambios en la salida cada vez que ocurra un flanco en el 'clock', asumido de bajada en
este caso. Esto puede comprobarse observando las filas # 1, 2, 7 y 8 de la tabla de excitación del FF-
JK mostrada en la Figura 8-13(a).
Figura 8-20. FF-T sincrónico desarrollado mediante un FF-JK también sincrónico.
Por otro lado, también es posible conseguir el comportamiento de un FF-T, utilizando un FF-D o un
FF-JK con una configuración ligeramente diferente, pero ambos sincrónicos. No obstante, en este
caso la configuración del FF-T resultará con una entrada única T, siendo ésta la entrada de 'clock' del
respectivo 'flip-flop'. Ello se puede observar en la Figura 8-21, en la que se muestran ambas configu-
raciones.
(a) (b)
Figura 8-21. FF-T sincrónico implementado mediante: a) Un FF-JK. b) Un FF-D.
A partir de la tabla de excitación del FF-JK, puede verse en sus dos últimas filas que al ser siem-
pre J=K=1, las salidas cambiarán al valor complementario cada vez que ocurra un pulso en la entrada
de 'clock'. Asimismo, con la tabla del FF-D puede comprobarse que al tener D siempre el valor com-
plementario de la salida, con cada pulso de 'clock' la salida Q se complementará. En ambos casos,
con la ocurrencia del flanco respectivo de cada pulso de la entrada T se producirá un cambio en las
salidas, teniendo así un comportamiento igual al presentado por el FF-T por nivel. Sin embargo, la
diferencia estriba en que ahora los cambios de las salidas ocurren no por el cambio de nivel de la
entrada T, sino por la transición o flanco de esta señal; de modo que los pulsos pueden tener cual-
quier duración, siempre y cuando el intervalo de tiempo entre pulsos sucesivos sea mayor que el
tiempo de respuesta del 'flip-flop'.
Figura 8-22. Diagrama de tiempo correspondiente a un FF-T sincrónico con una sola entrada.
En la Figura 8-22 se muestra un diagrama de tiempo en el que enfatiza esta situación. En él se

consideró que el 'flip-flop' correspondiente se activa con el flanco de bajada del 'clock'; y se puede
observar que por cada pulso de entrada se produce un cambio de nivel de la salida con dicho flanco.
Nótese también que la salida es semejante a la correspondiente al diagrama de tiempo de la Figura 8-

8, excepto por el corrimiento en el tiempo como consecuencia de haberse supuesto que el 'flip-flop'
actúa con el flanco de bajada. Si se hubiera supuesto lo contrario, las salidas en ambos diagramas
hubieran resultado idénticas.
8.2.4 OTRAS ENTRADAS ASINCRÓNICAS COMUNES EN LOS FLIP-FLOPS

Generalmente, en los 'flip-flops' de cualquier familia lógica que se consiguen comercialmente, exis-
ten además de las entradas típicas correspondientes a cada tipo, otras entradas adicionales que
usualmente actúan por nivel; y que al ser activadas, bien sea por un 1 ó por un 0, dependiendo del
caso, permiten llevar las salidas del 'flip-flop' a un estado determinado, independientemente del valor
que tengan en el momento de su activación las entradas típicas y el 'clock'. Dependiendo del caso y
del fabricante, estas entradas pueden ser identificadas con nombres diferentes, pero en esencia una
de ellas siempre permite poner la salida Q en 0, mientras que la otra permite llevarla a 1.
La entrada que lleva la salida Q a un nivel 1 usualmente es identificada como SET o PRESET, en
tanto que la que lleva la salida a 0 se identifica como CLEAR o como RESET. Cuando cualquiera de
estas entradas es activada mediante un nivel bajo (0 lógico), en el símbolo del 'flip-flop' ello se indica
mediante un pequeño círculo colocado justo en la entrada, semejante al círculo que diferencia a una
compuerta NAND de una AND; y cuyo significado es también el mismo: el negado de la variable.
En la Figura 8-23 se muestran los símbolos de los diferentes tipos de 'flip-flops' definidos hasta
ahora con las respectivas entradas adicionales de SET y CLEAR; esta última usualmente abreviada
como CL o CLR. En todos ellos estas entradas se activan con un nivel 1.
Figura 8-23. Simbología de los 'flip-flops' con entradas de SET y CLEAR.
Desde el punto de vista teórico, se pueden definir tales entradas tanto en los 'flip-flops' que actúan
por nivel como en los que actúan en forma sincrónica; y tales entradas son frecuentemente utilizadas
para llevar el sistema a un estado predeterminado, mediante la aplicación de un pulso en la entrada
correspondiente de todos los 'flip-flops' del sistema, según sea el caso. Ello constituye una herramien-
ta muy útil que simplifica considerablemente la forma de asegurar que el autómata comience su ope-
ración en un estado único, determinado y conocido, luego de ser aplicada la energía al sistema o
cuando sea requerido por otras circunstancias. Cabe mencionar aquí que en los autómatas desarro-
llados basados en 'flip-flops', que serán tratados próximamente, mediante estas entradas se logra
alcanzar el estado inicial que, como se mencionó en el Capítulo 6, había que suponerlo cuando se
comenzaba la construcción de una tabla primitiva de flujo.
8.3 AUTÓMATAS SINCRÓNICOS

Tal como se mencionó en el capítulo anterior, los autómatas sincrónicos contienen ‘flip-flops’ del
tipo maestro-esclavo como elementos constitutivos, los que operan con uno de los flancos de la señal
de 'clock'; y que por estar ubicados en el lazo de realimentación de las variables de estado del siste-
ma, son los responsables de que éste realice solamente un cambio de estado cada vez que ocurra un
pulso en la señal de ‘clock’.
Como se recordará, en el Capítulo 5 se indicó que en los autómatas sincronizados la señal externa
de sincronismo actúa sobre la máquina de estados, provocando indirectamente que las salidas cam-
bien de valor cada vez que se produce un pulso en dicha entrada; sin embargo, la máquina de esta-
dos puede experimentar cambios de estados con el nivel de la señal de sincronismo que no involu-
cren cambios en las salidas. En el caso de los autómatas sincrónicos ocurre algo parecido, ya que de
nuevo la señal de 'clock' es también aplicada internamente a la máquina de estados, pero ésta ahora
posee como parte de sus elementos constitutivos, además del combinacional, una serie de 'flip-flops'
dispuestos en el lazo de realimentación; de modo que las variables de próximo estado a la salida del
combinacional, en lugar de inyectarse directamente a las entradas del mismo, se aplican a las entra-
das de 'flip-flops' que operan con 'clock', siendo las salidas de ellos las que se aplican a las entradas
del combinacional de estados junto con las entradas externas. Las salidas de estos 'flip-flops' repre-
sentan las variables de estado interno de la máquina.
Haciendo referencia al diagrama de bloques de la máquina de estados de un sistema secuencial
asincrónico mostrado en la Figura 5-2, el bloque mediante el cual se modeló el retardo introducido por
el combinacional, correspondiente a su tiempo de respuesta, ya no tiene sentido y es sustituido por
un bloque que representa los diferentes 'flip-flops' introducidos en el lazo. Esto se indica en la Figura
8-24, donde se muestra el diagrama de bloques correspondiente a la máquina de estados de un se-
cuencial sincrónico. Se puede observar en ella que el bloque de retardo ha sido eliminado, aunque
ello no significa que el combinacional de estados sea ahora considerado ideal; de hecho, posee un
tiempo de respuesta tRE al igual que antes y la única consideración al respecto es que debe ser menor
que el intervalo entre dos pulsos sucesivos de la señal de 'clock'. Esta consideración es la razón por
la cual no tiene sentido mantener el bloque correspondiente al tiempo de respuesta del combinacio-
nal.
Figura 8-24. Diagrama de bloques de la máquina de estados de un autómata sincrónico.
Como se puede observar en la figura, el bloque que representa a los 'flip-flops' se ha intercalado
en el lazo y sus salidas constituyen las variables de estado interno (y's) del sistema; en tanto que las
excitaciones o próximos estados (Y's) siguen siendo las salidas del combinacional que ahora son
aplicadas a las entradas de los 'flip-flops', los cuales a su vez pueden ser de cualquiera de los tipos
definidos anteriormente: JK, SR, T o D. Dicho bloque es referido generalmente como la memoria o el
bloque de memoria del autómata, ya que de hecho cada 'flip-flop' almacena en el tiempo el valor de
una variable de estado. De modo que existe un 'flip-flop' por cada variable de estado del sistema.
Tanto las entradas (X's) como las salidas del combinacional de estados son señales que pueden
tomar cualquier nivel lógico durante períodos de tiempo arbitrarios, de modo que las excitaciones o
variables de próximo estado podrán cambiar de nivel en cualquier instante como consecuencia de
cambios en las entradas. Sin embargo, las variables de estado (y's) permanecen constantes hasta el
instante en que ocurre un pulso en la señal de 'clock'; ya que por provenir de las salidas de 'flip-flops'
maestros-esclavos aunque cambien las entradas de estos, sus salidas no lo harán sino cuando lo
dictamine la señal de 'clock'. Así se garantiza que el estado del autómata, representado por las varia-
bles de estado interno (y's), se mantenga en el tiempo independientemente de que cambien de nivel
las entradas del sistema y que éstas hagan cambiar a su vez a las excitaciones (Y's). El próximo es-
tado que alcanzará el autómata será entonces consecuencia de los niveles lógicos que posean las
entradas de los 'flip-flops' cuando se produzca el pulso de 'clock', las cuales a su vez, dependen del
estado en que se encuentra el autómata y de los niveles lógicos estables que existan en las entradas
del mismo.
Por su parte, la señal externa de 'clock' es aplicada a todos los 'flip-flops' en forma simultánea o
paralela y en sí, no contiene información alguna que determine cuál cambio de estado va a ocurrir;
simplemente, sincroniza el sistema determinando el instante en que dicho cambio se producirá. De
este modo se logra que los cambios de estados experimentados por la máquina de estados del autó-
mata, efectivamente se produzcan sólo cuando ocurra un pulso en la señal de 'clock'; y que las sali-
das, por su parte, también cambien sólo en ese instante, ya que correspondiendo a las variables de
estado como en este caso, se mantendrán constantes durante el tiempo que el autómata permanezca
en un estado determinado.
En lo que se refiere a las ecuaciones que definen y caracterizan el autómata, observando la Figura
8-24 puede verse que las ecuaciones de excitación son funciones lógicas de las entradas y de los
estados internos, tal como las Ecuaciones 5-2; de igual modo, las salidas corresponden en este caso
a las variables de estado interno. No obstante, debido a que los cambios de estado se realizan en
función de los niveles que tengan las diferentes variables en los instantes que ocurren los pulsos de
'clock', si se denotan dichos instantes por t, siendo además Ƭ = 1, 2, 3, ...., los niveles realmente de
interés serán los que posean las variables en dichos instantes y por ello se denotarán también me-
diante el supraíndice Ƭ. Un pulso de 'clock' que se aplique en el instante t causará una transición de
 1
las variables de estado de y j a y j , haciendo que el autómata adquiera un nuevo estado; y éste, a
su vez, junto con las entradas, podrá producir valores diferentes en las excitaciones, las cuales debe-
rán adquirir niveles lógicos estables antes del próximo pulso de 'clock' en el instante t+1.
De este modo resultan las ecuaciones siguientes:

Y j  g j X n 1 , X n 2 ,..., X 1 , X 0 , y r 1 , y r 2 ,..., y 1 , y 0   j  0 ,1,..., r  1
  (8-1)
 Z i  y i i  0 ,1,..., m  1
siendo m  r , ya que no necesariamente todas las variables de estado tienen que corresponder a
una salida.
Sin embargo, las ecuaciones (8-1) aún no describen la totalidad del autómata, ya que como puede
observarse haciendo referencia de nuevo a la Figura 8-24, sólo están caracterizando el combinacio-
nal mediante las funciones gj y las salidas especificadas en función de las variables de estado; pero el
bloque de los 'flip-flops' no lo está. Para ello a las ecuaciones (8-1) se deben añadir las ecuaciones
que caractericen a los 'flip-flops', las cuales son las que realmente relacionan los próximos estados
del autómata con sus estados actuales. Estas ecuaciones son las ecuaciones características de cada
'flip-flop' correspondientes al tipo de cada uno de ellos.
Si se asume que el bloque de 'flip-flops' en la Figura 8-24 está constituido por 'flip-flops' tipo D, en-
tonces las ecuaciones que caracterizan al autómata serán:
 
 j
 
       
D  Y j  g j X n 1 , X n 2 ,..., X1 , X 0 , y r 1 , y r 2 ,..., y1 , y 0   j  0 ,1,...,r  1
 Z i  y i  i  0 ,1,...,m  1 (8-2)
  1
 y j  D j

 j  0 ,1,...,r  1
Obsérvese que si los 'flip-flops' de la máquina de estados son tipo D, como se ha supuesto en este
1
caso, al ocurrir el pulso de 'clock' en el instante t, el valor de las nuevas variables de estado y j
corresponden a las excitaciones antes del pulso de 'clock'. Resulta así una máquina de estados se-
mejante a la de un autómata asincrónico, en el sentido de que los valores de las variables de próximo
estado son los que tomarán las variables de estado interno, una vez transcurrido el tiempo de res-
puesta (tRE) del combinacional, en un autómata asincrónico; o una vez aplicado el pulso de 'clock' en
un autómata sincrónico. Es decir, una máquina de estados sincrónica con FF-D se comporta en forma
idéntica a una máquina de estados asincrónica, excepto que los cambios de estados los realiza sin-
cronizadamente con la señal de 'clock', independientemente del tiempo de respuesta del combinacio-
nal. Sin embargo, cuando los 'flip-flops' de la máquina de estados son de cualquier otro tipo diferente
1
al D, las variables del nuevo estado y j estarán dadas por sus respectivas ecuaciones característi-
cas, sin que necesariamente deban coincidir con las variables de próximo estado (excitaciones) que
corresponden a las entradas de los 'flip-flops'.
8.3.1 MODELOS DE AUTÓMATAS SINCRÓNICOS

Al igual que con los autómatas asincrónicos, también es posible definir los autómatas sincrónicos
de acuerdo con los modelos definidos en la teoría de autómatas que se desarrolla, a saber el modelo
Moore o el modelo Mealy; manteniendo cada uno de ellos las mismas características básicas men-
cionadas para los autómatas asincrónicos. En la Figura 8-25 se muestra el diagrama de bloques de la
estructura de un autómata sincrónico correspondiente al modelo Moore, en el cual la máquina de
estados, de acuerdo con lo ya mencionado, está constituida por el combinacional de estados y los
respectivos 'flip-flops'; los que se han asumido como FF-JK, aun cuando pueden ser de cualquier otro
tipo como se indicó anteriormente. Las salidas, por su parte, son generadas por el combinacional de
salida que posee un tiempo de respuesta tRS.
Figura 8-25. Diagrama de bloques de autómata sincrónico modelo Moore.
En el esquema cabe destacar los siguientes aspectos: en primer lugar las variables de excitación o
de próximo estado están representadas por las entradas de los 'flip-flops', los que determinarán el
nuevo estado cuando ocurra el próximo pulso en la señal de 'clock'. En segundo lugar, como variables
de estado pueden utilizarse cualquiera de las salidas de los 'flip-flops', ya que las salidas negadas
corresponderán a las respectivas variables de estado negadas; por ello no se ha indicado específi-
camente ninguna de ellas y se han tomado las variables de estado del lado de las salidas de cada
'flip-flop' de forma ambigua. Por otro lado, del combinacional de salida se obtienen las salidas propia-
mente dichas del autómata, que son funciones lógicas que dependen únicamente de las variables de
estado; y por lo tanto, solamente cambiarán de nivel cada vez que se produzca un cambio de estado
en el sistema.
Las entradas de sincronismo de todos los 'flip-flops' están conectadas entre sí a la señal externa
'CLOCK', que constituye la señal general de sincronismo del sistema.
Lo más importante de destacar es, en primer lugar, que ahora las funciones lógicas correspondien-
tes a las ecuaciones características de cada 'flip-flop', intervienen también en la obtención de las va-
riables de estado cada vez que se evalúen; y en segundo lugar, que las salidas del autómata perma-
necerán invariables mientras el mismo se encuentre en un estado cualquiera, pudiendo cambiar so-
lamente cuando el autómata cambie de estado, independientemente de que las entradas (X's) cam-
bien de valor y en consecuencia las excitaciones.
De este modo, las ecuaciones características correspondientes a un autómata modelo Moore son
como se indica a continuación:



       
J j  fJj X n 1 , X n 2 ,..., X1 , X 0 , y r 1 , y r 2 ,..., y1 , y 0

  j  0 ,1,...,r  1



       
K j  fKj X n 1 , X n 2 ,..., X1 , X 0 , y r 1 , y r  2 ,..., y1 , y 0

  j  0 ,1,...,r  1



Z i  fZi y
r 1
  
, y r 2 ,..., y1 , y 0   i  0 ,1,...,m  1
(8-3)
 yj
 1

 
Jj y j  K j yj
 
 j  0 ,1,...,r  1
Como puede deducirse de la Figura 8-25, el tiempo de respuesta de un autómata sincrónico mo-
delo Moore estará dado por la suma de los tiempos de respuesta del combinacional de estados y del
combinacional de salida, más el tiempo de respuesta típico de cualquiera de los 'flip-flops'. Obviamen-
te para que el autómata sincrónico opere correctamente el intervalo de tiempo entre dos pulsos suce-
sivos de la señal de 'clock' debe ser siempre mayor que su tiempo de respuesta.
De igual manera se define también el modelo Mealy de un autómata sincrónico, cuya máquina de
estados posee la misma estructura ya discutida para el modelo Moore. La diferencia estriba sólo en el
combinacional de salida, que bajo este modelo sus funciones lógicas dependen tanto de las variables
de estado como de las entradas del sistema.
En la Figura 8-26 se presenta el diagrama de bloques correspondiente al autómata sincrónico mo-
delo Mealy. Cabe destacar que todas las observaciones antes mencionadas para el modelo Moore,
son igualmente válidas para este modelo.
Figura 8-26. Diagrama de bloques de autómata sincrónico modelo Mealy.
Si se asume de nuevo que los 'flip-flops' de la máquina de estados son del tipo JK, las ecuaciones
correspondientes que caracterizan a este modelo de autómata son las siguientes:



       
J j  fJj X n 1 , X n 2 ,..., X1 , X 0 , y r 1 , y r 2 ,..., y1 , y 0

  j  0 ,1,..., r  1


 
       
K j  fKj X n 1 , X n 2 ,..., X1 , X 0 , y r 1 , y r 2 ,..., y1 , y 0   j  0 ,1,...,r  1


 
       
Z i  fZi X n 1 , X n 2 ,..., X1 , X 0 , y r 1 , y r 2 ,..., y1 , y 0   i  0 ,1,..., m  1
(8-4)

 1  
y j  Jj y j  K j y j
 
 j  0 ,1,...,r  1
Sin embargo, obsérvese que en este modelo se requiere de unos FF-D adicionales para sincroni-
zar las entradas que son aplicadas directamente al combinacional de salida, a fin de mantenerlas con
niveles constantes entre pulsos de sincronismo sucesivos. De no ser así, las salidas podrían cambiar
de nivel antes de producirse el cambio de estado; e inclusive, al producirse cambios en las entradas
cambiarían los niveles de las salidas, aun cuando no cambie de estado el autómata. De este modo,
se garantiza que sólo con cada pulso de sincronismo el sistema cambiará de estado y cambiará sus
salidas. Por lo tanto, con el objeto de sincronizar los cambios de las salidas con los cambios de esta-
do del sistema, se deben sincronizar los ‘flip-flops’ para las entradas con la misma señal de ‘clock’
aplicada a la máquina de estados; resultando así que en este modelo la señal de sincronismo no sólo
se aplica a la máquina de estados, sino también a los mencionados ‘flip-flops’ tipo D.
Por otro lado, lo más idóneo es utilizar FF-D para las entradas, ya que así las ecuaciones de salida
seguirán siendo función de las entradas X’s directamente, tal como está establecido en las ecuacio-
nes (8-4).
8.3.2 ANÁLISIS DE AUTÓMATAS SINCRÓNICOS

El procedimiento de análisis de un secuencial sincrónico es en principio, el mismo que se ha se-
guido para los secuenciales asincrónicos, tanto de nivel como sincronizados; sin embargo, en el caso
de los secuenciales sincrónicos resulta obvia la identificación de la señal de 'clock', la cual no deberá
considerarse como una variable adicional durante el proceso.
De este modo, el procedimiento de análisis de un autómata sincrónico del que se conoce su es-
quema circuital, consistirá en los pasos indicados a continuación, con las salvedades indicadas en
cada uno de ellos:
1) Determinar el modelo al que corresponde el sistema.
2) Determinar las variables de estado del sistema.
Según lo mencionado en la sección anterior, las variables de estado corresponden a la salida de
cada uno de los 'flip-flops' mediante los cuales se realimentan las variables a las entradas del
combinacional de la máquina de estados; resultando así obvia la identificación de las variables
de estado.
3) Obtener las ecuaciones características.
Por un lado se obtienen las salidas del combinacional de estados o excitaciones, correspondien-
tes a las entradas de cada 'flip-flop'; pero debido a que son las salidas de ellos las que contienen
la información correspondiente al estado del autómata, es necesario plantear además las ecua-
ciones características de cada 'flip-flop' para tener así información del estado al que evolucionará
el autómata cuando ocurra el próximo pulso en la señal de 'clock'. Además, para caracterizar las
salidas del autómata se deben plantear las ecuaciones correspondientes a ellas, que depende-
rán siempre de los valores de las salidas de los 'flip-flops'; y de las entradas dependiendo del
modelo del autómata.
Observando los esquemas de cualquiera de los modelos definidos (Figuras 8-25 y 8-26), puede
verse que para cada 'flip-flop', según el tipo que éste sea, se puede plantear su ecuación carac-
terística, la cual establece la relación entre los estados actuales y los próximos estados del sis-
tema. Las entradas de cada 'flip-flop' provenientes del combinacional de estados, estarán a su
vez en función de las entradas externas y también de las variables de estado. De este modo se
obtendrá el próximo estado de cada 'flip-flop' en función de las entradas y del estado actual.
4) Construir la tabla de excitación.
Si bien es posible construir también la matriz de excitación, se suele representar la información
pertinente a los cambios de estados en forma de tabla, la que recibe el nombre de tabla de exci-
tación; tal como se presentó al definir los tipos de 'flip-flops' en las secciones 8.2.2 y 8.2.3.
5) Construir la tabla de salida (equivalente a la matriz de salida).
Es aplicable también lo mencionado en el punto anterior, ya que usualmente en la tabla de exci-
tación se incluyen también las salidas del autómata. De este modo, usualmente se utiliza la mis-
ma tabla de excitación para representar el comportamiento tanto de las variables de estado co-
mo de salida.
6) Construir la matriz y la tabla de flujo.
En el caso de los autómatas sincrónicos también se suele utilizar la misma tabla de excitación,
en la que se colocan los nombres asignados a cada estado para así representar la información
de una matriz o tabla de flujo. No obstante, es posible construir la matriz de flujo separadamente.
7) Construir el diagrama de flujo de estados.
8) Determinar qué función realiza el autómata.
Si se compara el procedimiento de análisis descrito con el procedimiento de análisis planteado pa-

ra los autómatas asincrónicos, podrá observarse que cuando se trata de autómatas sincrónicos no
tiene sentido determinar la existencia de carreras y en consecuencia plantear las posibles alternati-
vas. Como debe resultar obvio, basándose en lo ya discutido sobre la estructura de estos sistemas,
ello obedece a que no es posible que se presenten carreras; ya que sus variables de estado son al-
macenadas en los 'flip-flops' y estos cambian sus salidas solamente con cada pulso del 'clock', ha-
biendo así tiempo suficiente para que los niveles de las variables de estado se hayan estabilizado.
Por otro lado, tal como se indicó anteriormente, generalmente en lugar de construir las diferentes
matrices empleadas anteriormente, se utiliza una tabla única que es la tabla de excitación, represen-
tando en ella el comportamiento global del autómata; la cual incluye las variables de entrada, las va-
riables de estado, las excitaciones y las variables de salida, así como también puede incluir los próxi-
mos estados que adquirirán los 'flip-flops'. En dicha tabla siempre se plantea como punto de partida
todas las combinaciones de las entradas del combinacional de estados; es decir, las variables de
estado y entradas del sistema, las cuales constituyen las variables de las ecuaciones de excitación y
de salida que caracterizan al autómata, tal como puede observarse en las ecuaciones (8-3) y (8-4). A
partir de estas variables se obtienen los valores de las excitaciones y de las salidas del sistema que
satisfacen las correspondientes ecuaciones, los cuales se colocan en sus respectivas columnas. Por
último, en la misma tabla se colocan las columnas correspondientes a los nuevos estados que adqui-
rirán los 'flip-flops' cuando ocurra el próximo pulso de 'clock', los que se obtienen de las respectivas
ecuaciones características de cada 'flip-flop'. De este modo, la tabla de excitación brinda la informa-
ción completa sobre el comportamiento del autómata.
8.3.2.1 EJEMPLOS
Con la finalidad de presentar el procedimiento de análisis descrito mediante ejemplos concretos,
se considerarán varios autómatas para ser analizados. Al mismo tiempo, mediante los ejemplos se
introducirán ciertos aspectos o detalles nuevos, comúnmente encontrados en este tipo de autómatas.
EJEMPLO 8-1
Se desea realizar el análisis del circuito cuyo esquema se muestra en la Figura 8-27, el cual cons-
tituye un circuito secuencial sincrónico.
X J Q O1 (MSB)
K Q
J Q O0 (LSB)
CLK
"1" K Q
Figura 8-27. Esquema de autómata sincrónico. Ejemplo 8-1.

Como puede deducirse a partir del esquema, el sistema corresponde a un modelo Moore que no
posee el combinacional de salida, ya que las salidas provienen directamente de las salidas de los 'flip-
flops'. Por otro lado, como el circuito posee dos 'flip-flops' existirán dos variables de estado solamen-
te, correspondientes a las salidas Q1 y Q0 de ambos 'flip-flops'.
Cabe observar además, el hecho de que las entradas K de los 'flip-flops' aparecen conectadas a
un punto identificado como "1", lo cual significa que de forma permanente se les aplica un nivel lógico
alto, lo que generalmente se logra conectándolas a la tensión de alimentación positiva del sistema.
Antes de obtener las ecuaciones que caracterizan al autómata, cabe mencionar que usualmente
cuando existen varios 'flip-flops' se requerirá, como es lógico, el uso de subíndices en sus variables
para identificarlos; y con la finalidad de abreviar la notación y a la vez hacerla más cómoda, se suelen
representar las variables Qt y Qt+1 de la siguiente forma:
Qt  Qi
i

Q t 1  Qi
i
lo que como puede observarse, simplifica notablemente la notación cuando se manejen varias ecua-
ciones.
En la obtención de las ecuaciones del autómata, puede verse que las excitaciones corresponden a
las salidas de las dos compuertas, que en este caso constituyen el combinacional de estados; en
tanto que las salidas corresponden a las variables de estado directamente.
En la Figura 8-28 se presenta de nuevo el esquema dado, indicándose en él las diferentes varia-
bles involucradas.
Figura 8-28. Esquema del autómata con las excitaciones y variables de estado. Ejemplo 8-1.
De este modo resultan las siguientes ecuaciones características:

 J  X  Q  X Q0  X Q
 1 0 0
 K1  1

 J0  X  Q1  X Q1  X Q1

 K0  1 (8-5)

 O1  Q1  y1  

 0
O  Q0  y0  
 Q  J Q t  K Q 
t 1 t o bien Q  JQ  KQ
en las que se ha empleado la notación correspondiente a la salida de los 'flip-flops' para representar
las variables de estado y1 y y0; o sea, Q1 y Q0, respectivamente.

El próximo paso será representar las ecuaciones mediante la tabla de excitación, que contendrá la
información de todas las ecuaciones del autómata planteadas anteriormente, la cual se muestra en la
Figura 8-29.
Figura 8-29. Tabla de excitación del autómata de la Figura 8-27. Ejemplo 8-1.
Es recomendable colocar siempre las entradas externas en las primeras columnas de la izquierda
y luego las variables de estado interno, que junto a las primeras constituyen las entradas del combi-
nacional; a su derecha se colocan las columnas correspondientes a las excitaciones o entradas de los
'flip-flops' y, por último, las salidas que tendrán los 'flip-flops' en el instante t+1. Como el circuito que
se analiza no posee el combinacional de salida, no se incluyen las columnas correspondientes a las
salidas, ya que éstas están representadas por las variables de estado. Como puede observarse en la
tabla, las tres primeras columnas de la izquierda corresponden a todas las combinaciones en código
binario natural de las entradas del combinacional de estados. Las cuatro columnas siguientes, corres-
pondientes a las entradas de los 'flip-flops' o excitaciones, cuyos valores se han asignado de forma tal
que se satisfagan las primeras cuatro ecuaciones que representan las ecuaciones de excitación o
salidas del combinacional. Los valores de las dos últimas columnas se obtienen a partir de la ecua-
ción característica de cada 'flip-flop', ambos tipo JK en este caso; y corresponden a sus salidas cuan-
do se produzca el próximo pulso en la entrada CLK.
Figura 8-30. Codificación de los estados y tabla de flujo. Ejemplo 8-1.

A los cuatro estados del autómata se les puede identificar con las letras A, B, C y D respec-
tivamente, de acuerdo con la codificación indicada en la Figura 8-30, en la que se presenta además la
tabla de flujo del autómata. Nótese que es la misma tabla de excitación, pero con los estados identifi-
cados por los nombres asignados y no por sus códigos; y que además contiene dos columnas adicio-
nales correspondientes a las salidas del autómata, representadas por O1 y O0, respectivamente.
A pesar de que esta tabla ofrece toda la información pertinente al comportamiento del autómata de
una forma fácil de visualizar, se puede construir la tabla de flujo en la forma convencional, como se
muestra en la Figura 8-31. Sin embargo, es evidente que la primera tabla de flujo presentada ofrece
mayor cantidad de información.
X
0 1 O1 O0
A B C 00
B C A 01
C A B 10
D A A 11
Figura 8-31. Tabla de flujo convencional. Ejemplo 8-1.
A partir de cualquiera de las tablas de flujo se puede construir el correspondiente diagrama de flujo
de estados del sistema que se muestra en la Figura 8-32; en el que cabe observar que la señal del
'clock' no se representa como una de las entradas, ya que queda sobreentendido que cada transición
se realiza cuando ocurre un pulso en dicha señal.
Figura 8-32. Diagrama de flujo de estados. Ejemplo 8-1.
En el diagrama se evidencia que el autómata, a pesar de poseer cuatro estados, sólo tres de ellos
constituyen una secuencia, la que además es cíclica; y que dependiendo del valor que tome la entra-
da X la secuencia se realiza en un sentido o en el otro. El estado D no parece tener ninguna aplica-
ción, ya que el autómata no tiene forma de alcanzarlo, a no ser que ello ocurra en el momento de
activarse el circuito; pero si así fuera, con el próximo pulso de 'clock' alcanzará el estado A para con-
tinuar realizando la secuencia entre los tres estados restantes.
Observando las salidas de los estados A, B y C puede verse que ellas corresponden en decimal a
los números 0, 1 y 2 respectivamente; y por realizar un ciclo entre ellos, cuyo sentido está determina-
do por el valor de la entrada X, podría concluirse que el autómata corresponde a un contador binario
del 0 al 2 (en decimal) capaz de contar en forma ascendente y descendente dependiendo del nivel de
su única entrada X. ■
En el Ejemplo 7-6 del Capítulo 7 se diseñó como autómata sincronizado un contador igual, pero
que sólo contaba en forma ascendente. Si se compara el circuito mostrado en la Figura 7-54 con el
que se ha analizado en este ejemplo, puede comprobarse que en efecto, el autómata sincrónico es
circuitalmente mucho más sencillo, a pesar de tener un comportamiento inclusive más complejo si se
considera que es capaz de llevar la cuenta en ambos sentidos; garantizando además que cada cam-
bio de estado y, por ende de sus salidas, siempre ocurre cuando se le aplique un pulso en su entrada
de 'clock'. Además de ello, podrá observarse que el autómata sincrónico requiere de tres estados
para el comportamiento como contador, mientras que el circuito diseñado en el Capítulo 7 requería de
seis estados.
EJEMPLO 8-2
Considérese el circuito cuyo esquema es mostrado en la Figura 8-33, para realizar su análisis.
Como puede observarse en el esquema, el circuito corresponde a un modelo Moore, cuyo combi-
nacional de salida está constituido por la compuerta OR; por otro lado, no posee entradas que se apli-
quen al combinacional de estados desde el exterior, siendo sus únicas entradas las señales ‘CLK’ de
sincronismo y 'RESET', ambas en todo caso de control. En la Figura 8-34 se presenta de nuevo el
esquema del circuito, pero con sus componentes reorganizados de acuerdo con el diagrama de blo-
ques para el modelo Moore mostrado en la Figura 8-25.
Figura 8-34. Esquema circuital que muestra los diferentes bloques según el modelo. Ejemplo 8-2.
Pude verse claramente del esquema, el combinacional de estados no realiza función lógica alguna
para las entradas S y R del 'flip-flop' que se ha identificado como FF0, al igual que la salida Z0 tampo-
co es afectada por el combinacional de salida. Nótese además que en el circuito se consideraron 'flip-
flops' que poseen las entradas asincrónicas de SET y CLR, de las cuales la entrada CLR (CLEAR) en
ambos ‘flip-flops’ no está siendo usada, ya que como se indica en el esquema se encuentra fija en un
nivel lógico 0. Por operar por nivel y de forma independiente del 'clock', el estudio del efecto de la
entrada SET sobre el circuito se dejará para el final del análisis; ya que mientras no sea activada el
sistema operará de modo sincrónico según las ecuaciones que lo describen, en las que no figurará
dicha señal.
Dado que existen dos 'flip-flops', las ecuaciones tendrán dos variables de estado correspondientes
a la salida no negada de cada uno de ellos, los cuales se han identificado como FF1 y FF0. De este
modo, basándose en el esquema pueden establecerse las ecuaciones características que se mues-
tran a continuación.
 S1  Q1 Q0

 R1  Q1 Q0

 S0  Q 0

 R0  Q0 (8-6)
 
 Q t 1  S  RQt o bien Q  S  RQ

Z1  Q1  Q 0

 Z 0  Q0
La tabla de excitación correspondiente se muestra en la Figura 8-35, en la que se incluyen tam-

bién las salidas del autómata Z1 y Z0; y en este caso, por no existir entradas externas del sistema,
sólo se consideran las combinaciones de las variables de estado del autómata, a partir de las cuales
se obtendrán los valores de las demás variables.
Figura 8-35. Tabla de excitación del autómata. Ejemplo 8-2.
Si se identifica a los cuatro estados del autómata con las letras A, B, C y D, respectivamente, se
puede construir la tabla de flujo correspondiente que se muestra en la Figura 8-36 junto a la codifica-
ción de estados asumida.
Figura 8-36. Tabla de flujo del circuito de la Figura 8-34. Ejemplo 8-2.
En este ejemplo y en los sucesivos no se presentará la matriz o tabla de flujo en la forma como se
ha venido haciendo para los secuenciales asincrónicos, ya que la tabla de la Figura 8-36 contiene
toda la información requerida acerca del comportamiento del autómata. Llevando la información de
esta tabla a la forma de diagrama de flujo de estados, se obtiene el diagrama mostrado en la Figura
8-37.
Como puede observarse, el autómata realiza un ciclo cerrado cambiando sus salidas a medida
que evoluciona por cada uno de sus estados, cada vez que se le aplica un pulso de 'clock'.
Referente a la función que realiza el circuito, basándose en su comportamiento cíclico pudiera tra-
tarse de un contador o de un generador de secuencia, siendo esto último lo más probable, ya que
existen dos estados (A y C) con las mismas salidas. Por lo tanto, se concluirá que el autómata anali-
zado genera la secuencia binaria 10 - 01 - 10 - 11.
Con respecto a la señal externa identificada como 'RESET', por ser aplicada a la entrada SET de
ambos 'flip-flops', provocará que las salidas de los ‘flip-flops’ sean Q1 Q0 = 11; y en consecuencia que
las salidas del autómata sean también Z1 Z0 = 11, a partir del instante en que dicha señal tome un
nivel alto y mientras se mantenga en este nivel. En otras palabras, un pulso aplicado en la entrada
'RESET' lleva al autómata al estado D, independientemente que coincida o no con un pulso en la señal
de sincronismo aplicada a la entrada 'CLK'; y lo mantendrá en ese estado mientras la entrada 'RESET'
permanezca en nivel alto, así ocurran posteriores pulsos de 'clock'. ■
Generalmente este tipo de señales asincrónicas se utilizan para llevar el autómata a un cierto es-
tado determinado, como el estado D en este caso; lo que es conveniente hacer en muchos casos,
luego de aplicar la energía al sistema o cuando sea requerido por alguna otra causa. Usualmente,
este tipo de señal se aplica a los autómatas inmediatamente después de ser activados o energizados,
para garantizar que alcancen un estado válido determinado y conocido; ya que el estado que alcanza
un autómata cuando se le aplica energía es desconocido y depende de los niveles lógicos que se
desarrollen internamente en función de la forma como respondan sus elementos constitutivos. Una
vez alcanzado ese estado conocido, mediante cambios en sus entradas podrá seguir evolucionando
de acuerdo con sus ecuaciones características.
También es recomendable disponer de señales de 'RESET' o de 'SET', para que en caso de ocurrir
alguna falla en la operación normal del autómata, permitan al operador llevar al sistema a un estado
dado. Por ejemplo, supóngase que un autómata de cierta complejidad por alguna causa entra en un
conjunto de estados no permitidos y se queda evolucionando entre ellos. De una situación como ésta
es posible que el sistema no pueda recuperarse mediante cambios en sus entradas, por lo que sólo
mediante una señal como el 'RESET' será posible llevarlo de nuevo a los estados permitidos en los
que opera normalmente. Cualquier persona hoy en día debe haber pasado alguna vez por una situa-
ción en la que su computadora personal se ha quedado en una situación que en el argot se describe
como "guindada". Pues bien, el caso es el mismo y las alternativas son desconectar la energía del
equipo u oprimir la tecla de RESET.
EJEMPLO 8-3
Considérese ahora como un último ejemplo, el circuito cuyo esquema se muestra en la Figura 8-38
a fin de realizar su análisis.
Evidentemente se trata de un modelo Mealy ya que las entradas X1 y X0 están aplicadas a través
de dos ‘flip-flops’ D al grupo de compuertas lógicas que aparecen a la derecha del esquema, las cua-
les es obvio que constituyen el combinacional de salida. El autómata posee dos variables de estado
correspondientes a las salidas no negadas de los dos 'flip-flops’ de la máquina de estado. En la Figu-
ra 8-39 se muestra el esquema del circuito con sus componentes reorganizados acorde con el modelo
Mealy esquematizado en la Figura 8-26 y con los 'flip-flops' identificados.
Figura 8-39. Esquema circuital mostrando los diferentes bloques del autómata. Ejemplo 8-3.
En el nuevo esquema puede observarse que las seis compuertas lógicas que generan las excita-
ciones o señales de entrada a los dos 'flip-flops', constituyen el combinacional de estados; mientras
que las tres compuertas restantes constituyen el combinacional de salida como ya se dijo.
A partir de del esquema de la Figura 8-39 se establecen las dos ecuaciones correspondientes a
las excitaciones, la ecuación de salida y la ecuación que caracteriza a los 'flip-flops' tipo D, las cuales
en conjunto caracterizan al sistema.



D1  X1 Q0 X 0  Q1 
 D 0  X 0 Q1  X 1  Q 0 
 
(8-7)
 Q t 1 D o bien Q D

 Z  Q1 Q 0  X 1 X 0 Q1
Obsérvese que en la ecuación de salida se indican las entradas X1 y X0 y no Q3 y Q2 respectiva-

mente, ya que tanto el FF-D3 como el FF-D2 sólo se requieren para sincronizar las entradas sin alte-
rar su nivel lógico.
Una vez obtenidas las ecuaciones del autómata se puede construir la tabla de excitación corres-
pondiente, resultando ésta como se muestra en la Figura 8-40.
Figura 8-40. Tabla de excitación. Ejemplo 8-3.
Identificando los cuatro estados del autómata como A, B, C y D respectivamente, según la codifi-
cación asumida e indicada en la Figura 8-41, se obtiene la tabla de flujo correspondiente mostrada en
la misma figura. A partir de la información suministrada por esta tabla se puede construir el diagrama
de flujo de estados, el cual se muestra en la Figura 8-42.
Con la finalidad de hacer más claro y evidente el comportamiento descrito en el diagrama de flujo,
en ciertas transiciones se ha evitado colocar todas las combinaciones de las entradas, indicando en
su lugar mediante el signo "diferente" la condición excluyente en lugar de todas las combinaciones en
las transiciones del estado B al A, del C al A y sobre el mismo estado A.
Como puede observarse, el autómata permanece en el estado A con la salida Z=0 mientras las
entradas sean diferentes de 1 en decimal; y en caso de no ser así evoluciona al estado B, mante-
niendo aún la salida en 0. De este estado, si las entradas corresponden a 3 en decimal, cambia al
estado C manteniendo la salida en 0; y con cualquier otro valor de las mismas vuelve de nuevo al
estado A. Si alcanza el estado C y para el momento de ocurrir el próximo flanco de bajada del 'clock'
las entradas no corresponden al 2 en decimal, retornará al estado A; pero en caso de corresponder
las entradas al número 2, la salida se activa y el autómata alcanza el estado D. De dicho estado con
el próximo pulso del 'clock' retorna al estado inicial A sea cual sea el valor de las entradas, cambiando
de nuevo la salida a 0.
PROXIMO
CODIFICACION X1 X0 ESTADO D1 D0 Z ESTADO
00 A 0 0 A 0 0 0 A
01 B 0 0 B 0 0 0 A
10 D 0 0 D 0 0 1 A
11 C 0 0 C 0 0 0 A
0 1 A 0 1 0 B
0 1 B 0 0 0 A
0 1 D 0 0 1 A
0 1 C 0 0 0 A
1 0 A 0 0 0 A
1 0 B 0 0 0 A
1 0 D 0 0 1 A
1 0 C 1 0 1 D
1 1 A 0 0 0 A
1 1 B 1 1 0 C
1 1 D 0 0 1 A
1 1 C 0 0 0 A
Figura 8-41. Codificación de estados asumida y tabla de flujo. Ejemplo 8-3.
En vista del comportamiento descrito, es evidente que el autómata detecta la secuencia 1-3-2 en
sus entradas, activando su salida durante un período de la señal de 'clock' sólo cuando dicha secuen-
cia se haya cumplido.
11 / 0
01 / 0
B X1X0 / Z
X1X0 / Z
C ESTADO
= 01 / 0 A = 11 / 0 10 / 1
= 10 / 0
LEYENDA
00 / 1
D
01 / 1
10 / 1 11 / 1

Por otro lado, se puede notar que cada vez que se aplica en las entradas del autómata un número
incorrecto, éste vuelve al estado inicial para iniciar así la detección de la secuencia correcta. Este
sistema bien podría ser utilizado como el circuito de control de una cerradura electrónica, siendo el
usuario el que ingrese los números mediante un teclado por ejemplo; o bien como un detector de
secuencia cuyas entradas provengan de otro circuito lógico, en cuyo caso debieran estar ambos sin-
cronizados.
Puede observarse igualmente que en caso de considerarse el circuito como el control de una ce-
rradura electrónica, debe existir algún tipo de sincronismo entre la señal CLK ('clock') y los instantes
de cambio de las entradas, cada uno de los cuales debe ser realizado durante el período del 'clock'
del circuito y antes de que ocurra el flanco de caída del pulso. Además, los valores de las entradas
deben ser mantenidos mediante algún dispositivo, como otros 'flip-flops' por ejemplo, de modo tal que
las teclas no deban mantenerse oprimidas, sino que se pulsen una vez y el valor correspondiente en
binario permanezca constante hasta que sea oprimida otra tecla. Aun cuando todo ello formaría parte
de un sistema más complejo, puede verse que se requiere de otro dispositivo antes del autómata que
se ha analizado, el que probablemente sea también otro autómata y que sería el más indicado para
generar los pulsos de 'clock' para el segundo sistema, de modo tal que se genere un pulso por cada
tecla oprimida y de forma tal que éste ocurra cuando ya estén presentes valores estables de las seña-
les X1 y X0.
8.3.3 DISEÑO DE AUTÓMATAS SINCRÓNICOS

Como se habrá podido observar, el procedimiento de análisis de los sistemas secuenciales sincró-
nicos es en esencia igual, en lo que a los diferentes pasos se refiere, al seguido para los secuenciales
asincrónicos; sin embargo, algunas de las formas utilizadas para representarlos varían ligeramente.
De igual modo, el procedimiento para el diseño de tales sistemas tendrá ciertas diferencias que en
todo caso lo favorecen, haciendo que resulte más sencillo el procedimiento para este tipo de autóma-
tas en comparación con el seguido para los autómatas asincrónicos.
De hecho, como se verá seguidamente, el cambio más substancial radica en no tenerse que asig-
nar códigos lógicamente adyacentes a los estados, por la misma razón que no existen carreras en
este tipo de autómatas, ya que entre flancos sucesivos de la señal de 'clock', asumiendo una opera-
ción normal del sistema, hay tiempo suficiente para que cambien y se estabilicen las variables de
estado, pudiendo inclusive cambiar todas ellas entre un estado y otro. Obviamente sigue siendo un
requerimiento para el normal funcionamiento del autómata, que las entradas posean niveles lógicos
estables en el momento de producirse el flanco del pulso de 'clock' que hace actuar a los 'flip-flops'
del mismo.
Del mismo modo como en el análisis no se consideró a la entrada de 'clock' del sistema en las
ecuaciones y tablas, tampoco será necesario hacerlo en el procedimiento para el diseño. No obstan-
te, se debe tener presente que cada cambio de estado presupone la ocurrencia de un flanco de alza o
de caída en la señal de 'clock'.
Como se verá a continuación, los pasos a seguir para el diseño de un autómata sincrónico son
muy semejantes a los indicados para los autómatas asincrónicos, aunque en lugar de trabajar con
matrices de excitación y de salida, se utilizarán las tablas de excitación y de flujo. De este modo el
procedimiento puede resumirse mediante los pasos siguientes:
1) Identificar las entradas y salidas del sistema.
2) Definir el modelo bajo el cual se diseñará el sistema.
3) Determinar el diagrama de flujo de estados o la tabla de flujo del sistema.
Esta tabla de flujo corresponde a la tabla de excitación con los estados identificados mediante
los nombres asignados a ellos.
4) Determinar la mínima máquina de estados equivalente (minimizar el número de estados).
En la mayoría de los casos y con cierta práctica adquirida, cuando se plantea el diagrama de flu-
jo de estados éste corresponde al sistema mínimo; sin embargo, es posible también aplicar cual-
quiera de los dos métodos expuestos en capítulos anteriores para minimizar el número de esta-
dos.
5) Determinar el número de bits necesarios para la codificación.
El número de estados y el número de bits requeridos para su codificación cumplen la relación in-
dicada a continuación:
n 1 n
2 M  2 (8-8)
siendo M el número de estados y n el número de bits requerido. El número de bits a su vez será
igual al número de variables de estado y por lo tanto, corresponderá además al número de 'flip-
flops' requeridos en el lazo.
6) Codificar los estados del sistema (mínimo o no).
Tal como se mencionó anteriormente, la codificación de los estados en los secuenciales sincró-
nicos no debe hacerse en función de lograr estados con códigos lógicamente adyacentes, sino
más bien tratando de lograr que los códigos de los estados coincidan con las salidas correspon-
dientes a cada estado, obviamente, en aquellos casos en que el número de salidas sea menor o
igual al número de bits requeridos para la codificación. Esta técnica si bien no reducirá el número
de estados del autómata, reducirá el número de componentes requeridos para su implantación,
ya que para el caso de un modelo Moore al menos, se eliminaría así el combinacional de salida o
al menos se reduciría.
En todo caso, la codificación de los diferentes estados puede hacerse en forma arbitraria, sin
considerar que cambien dos o más bits entre un código y otro correspondientes a estados vincu-
lados por una transición.
7) Determinar la tabla de excitación.
Como se mencionó anteriormente, la tabla de excitación determina el comportamiento del autó-
mata en su totalidad, ya que ella involucra y relaciona los valores de las entradas, los estados
actuales del autómata, sus salidas y los estados a los que evoluciona. Como las salidas y próxi-
mos estados dependen de los estados actuales y de los niveles que tomen las entradas al mo-
mento de ocurrir el pulso del 'clock', se recomienda colocar en las primeras columnas de la iz-
quierda todas las combinaciones de las entradas y de los estados actuales o internos de la má-
quina; luego, en otra sección de columnas separada, los próximos estados que alcanzará según
cada combinación y, en otro grupo de columnas las salidas, que dependiendo del modelo, ven-
drán dadas en función de los estados actuales solamente (modelo Moore) o en función de ellos y
de las entradas (modelo Mealy).
Sin embargo, aun cuando mediante esta tabla queda establecida la relación entre entradas, es-
tados y salidas del autómata, es necesario además determinar las excitaciones o salidas del
combinacional de estados; o sea, hay que determinar las expresiones lógicas que constituirán
las entradas de los diferentes 'flip-flops' a fin de que satisfagan la relación planteada entre los es-
tados actuales (salidas de dichos 'flip-flops') y los próximos estados del autómata (nuevas sali-
das que tendrán los 'flip-flops'). Por ello se añade a la tabla de excitación otra serie de columnas
para representar las entradas de cada uno de los 'flip-flops' requeridos y en función de su tipo, se
colocan los valores correspondientes a sus entradas que satisfagan la ecuación característica de
cada uno de ellos para los valores del estado actual y del próximo estado indicados en la tabla.
Cabe observar que en ciertos casos y con cierta experiencia ya adquirida, es posible plantear di-
rectamente la tabla de excitación del sistema sin construir el diagrama de flujo del mismo; es de-
cir, luego de definir el modelo y determinar el número de estados requeridos, se determinan las
variables de estado necesarias y de una vez se plantea la tabla de excitación del autómata mí-
nimo, en la que se van codificando los estados a conveniencia o bien arbitrariamente. En otras
palabras, se plantea la tabla de excitación y sobre ella se van razonando las opciones de codifi-
cación, salidas, etc.
8) Obtener las ecuaciones características del sistema.
A partir de la información contenida en la tabla de excitación, se obtienen las ecuaciones lógicas
correspondientes a las excitaciones o entradas de cada uno de los 'flip-flops' y las ecuaciones
para las salidas del autómata. Con el fin de que dichas ecuaciones correspondan a las expresio-
nes lógicas mínimas, para cada variable se construirá un mapa de Karnaugh que tendrá como
variables a las entradas y los estados internos para el caso de las excitaciones; y para las sali-
das, dependiendo del modelo, a las entradas y variables de estado o solamente a éstas últimas.
9) Determinar el esquema circuital del sistema.
Habiendo establecido el número y tipo de los 'flip-flops' y las ecuaciones correspondientes a las
excitaciones y salidas, se puede construir el esquema del autómata.
10) Implantar el sistema.
Cabe mencionar que los 'flip-flops' utilizados en el diseño de un autómata no tienen que ser to-
dos del mismo tipo, ya que no existe ninguna razón teórica ni práctica que obligue a ello; sin em-
bargo, generalmente, por razones de índole práctica, se acostumbra diseñar los autómatas utili-
zando un solo tipo de 'flip-flops'.
Obsérvese que si bien el procedimiento descrito contempla el desarrollo de los estados por los que
evolucionará el autómata bajo un régimen normal de operación, dependiendo así básicamente de sus
entradas para cambiar de un estado a otro, no hay que olvidar que en algunos casos ciertas condi-
ciones o especificaciones del diseño se lograrán mucho más fácilmente mediante el uso apropiado de
las entradas por nivel SET y CLEAR de los 'flip-flops'. No obstante, por ser entradas asincrónicas su
empleo y conexión no viene dado por alguna metodología específica, sino más bien por la pericia y
habilidad del diseñador; y no se pueden incluir en el proceso de diseño de los diferentes estados aquí
contemplado. Generalmente se suelen utilizar estas entradas para llevar al autómata, independiente-
mente de sus entradas y del 'clock', a uno o varios estados predeterminados que pueden ser requeri-
dos para el momento de aplicación de la energía, como medida de prevención de eventos inespera-
dos, etc.; o inclusive puede darse el caso de que el propio autómata, mediante alguna de sus salidas
o combinación lógica de ellas, active una de estas entradas para llevarlo así a un estado determina-
do.
8.3.3.1 EJEMPLOS
A continuación se presentan varios ejemplos a través de los cuales se podrá ver en detalle el pro-
cedimiento de diseño mediante casos concretos. Como se verá en los ejemplos siguientes, la señal
de 'clock' no será considerada en las diferentes tablas, mapas de Karnaugh y ecuaciones, sino que al
momento de implantar el sistema se conectará dicha señal a las entradas de 'clock' de los respectivos
'flip-flops' del circuito.
EJEMPLO 8-4
En este ejemplo, se considerará de nuevo el sistema de control de las señales luminosas de la ta-
quilla externa de una oficina bancaria, pero con tres cajeros en lugar de dos. En la Figura 8-43 se
muestra el esquema de la oficina bancaria donde se indican la entrada y salida al local, las señales
luminosas (una verde y una roja) y los sensores para detectar el paso de las personas en cada puer-
ta. Los requerimientos para el diseño son los siguientes: "Se desea diseñar el autómata sincrónico
que lleve la cuenta de las personas que entran y salen del recinto para así controlar el encendido de
las señales de advertencia, de modo tal que la señal verde permanezca encendida mientras exista al
menos un cajero disponible para atender al público; en caso contrario deberá bloquear la puerta de
entrada y encender la señal luminosa roja para advertir a los usuarios que no pueden entrar. En cada
puerta existe un sensor que al detectar el paso de una persona genera un pulso de duración variable
que es desactivado con el flanco de bajada del próximo pulso de 'clock'. La señal de 'clock' por su
parte está constituida por pulsos de muy corta duración y se supondrá que la probabilidad de que se
produzca un pulso en cualquiera de los sensores mientras la señal de 'clock' se encuentra en nivel
alto, es cero".
Dado que no se especifica el modelo bajo el cual desarrollar al autómata, ni un tipo determinado
de 'flip-flops' a utilizar, el sistema será desarrollado bajo el modelo Moore y se utilizarán FF-T, los que
a su vez serán implantados mediante FF-JK.
Figura 8-43. Esquema de la oficina bancaria. Ejemplo 8-4.
Como se desprende de las condiciones dadas, el máximo número de personas que pueden estar
dentro del recinto es tres, por existir tres cajeros, de modo que el sistema deberá tener cuatro esta-
dos, como mínimo, para realizar el seguimiento de las personas dentro del local, considerando la
posibilidad del local vacío; siendo sus entradas las salidas de los dos sensores colocados en cada
puerta. Por otro lado, el autómata tendrá dos salidas para así controlar el bloqueo de la entrada, el
encendido de la luz roja y de la luz verde, respectivamente.
En la Figura 8-44 se muestra el diagrama de flujo de estados resultante. Puede observarse en él
que entre un estado y otro sucesivo, existen siempre dos transiciones entre ellos, cada una de las
cuales corresponde al cambio de estado debido a la entrada o a la salida de una persona al recinto;
por otro lado, sobre cada estado existe una transición que contempla que nadie entra ni sale (E=S=0),
salvo en los estados B y C en que se contempla la entrada y la salida de una persona en un corto
tiempo (E=S=1).
Figura 8-44. Diagrama de flujo de estados del autómata. Ejemplo 8-4.
Esta situación debe contemplarse para que el diseño sea independiente del valor de la frecuencia
del 'clock'; y debe tenerse presente que la situación no corresponde a la entrada y salida de personas
en forma simultánea, sino que entre y salga una persona dentro de un período de la señal de 'clock',
lo cual sí es posible.
Junto a cada uno de los estados se ha indicado además en un rectángulo, el número de personas
dentro del local. Con respecto a las salidas puede observarse que en todo momento una es el negado
de la otra y que sólo cambian de ZV ZR =10 a ZV ZR =01 en el estado D, siendo ZV la salida que contro-
la la señal luminosa verde y ZR la roja y el cerrojo de la entrada.
PROXIMO
CODIFICACION E S ESTADO
ESTADO ZV ZR
00 A 0 0 A A 1 0
01 B 0 0 B B 1 0
10 C 0 0 C C 1 0
11 D
0 0 D D 0 1
0 1 A - -
0 1 B A 1 0
0 1 C B 1 0
0 1 D C 0 1
1 0 A B 1 0
1 0 B C 1 0
1 0 C D 1 0
1 0 D 0 1
1 1 A - -
1 1 B B 1 0
1 1 C C 1 0
1 1 D - -
Figura 8-45. Códigos de los estados y tabla de flujo de estados del autómata. Ejemplo 8-4.
De igual modo, se puede plantear la tabla de flujo mostrada en la Figura 8-45, en la que se indican
las entradas, los estados actuales con sus respectivas salidas y los próximos estados del sistema. En
dicha tabla se han colocado en cada una de sus filas las combinaciones de las entradas para cada
estado, a fin de que tenga la misma estructura que la tabla de excitación. Conociendo el número de
estados del sistema, a partir de la relación (8-8) se determina que éste tendrá dos variables de estado
y, por ende, dos 'flip-flops' en el lazo; y así se puede proceder a codificar los cuatro estados para lue-
go construir la tabla de excitación.
Dado que los códigos se asignarán utilizando dos bits y existen tres estados con salidas iguales,
es evidente que no es posible codificar los estados de modo que coincidan con las salidas, por lo que
la codificación puede hacerse en forma arbitraria. La codificación asumida se muestra en la misma
Figura 8-45 junto a la tabla de flujo.
En la Figura 8-46 se muestra la tabla de excitación del autómata, en la que se pueden observar las
dos columnas añadidas para los valores de la entrada T de cada uno de los 'flip-flops'. Nótese ade-
más que los valores que contienen estas dos columnas son los que satisfacen la ecuación caracterís-
tica del FF-T, considerando como salida actual y próxima salida de cada 'flip-flop' a las variables de
estado actual y de próximo estado respectivamente, las cuales se identifican en la tabla según la no-
+
tación empleada para las salidas de los 'flip-flops'; es decir, como Qi y Qi respectivamente.
E S Q1 Q0 Q1+ Q0+ ZV ZR T1 T0
0 0 0 0 0 0 1 0 0 0
0 0 0 1 0 1 1 0 0 0
0 0 1 0 1 0 1 0 0 0
0 0 1 1 1 1 0 1 0 0
0 1 0 0 - - - - - -
0 1 0 1 0 0 1 0 0 1
0 1 1 0 0 1 1 0 1 1
0 1 1 1 1 0 0 1 0 1
1 0 0 0 0 1 1 0 0 1
1 0 0 1 1 0 1 0 1 1
1 0 1 0 1 1 1 0 0 1
1 0 1 1 - - 0 1 - -
1 1 0 0 - - - - - -
1 1 0 1 0 1 1 0 0 0
1 1 1 0 1 0 1 0 0 0
1 1 1 1 - - - - - -
Figura 8-46. Tabla de excitación del autómata. Ejemplo 8-4.
Para la obtención de las expresiones mínimas correspondientes a las salidas y a las excitaciones,
se construyen los mapas de Karnaugh respectivos, a partir de los valores de las variables que apare-
cen en la tabla de excitación. En la Figura 8-47 se muestran los mapas correspondientes a la entrada
T de cada 'flip-flop' y sólo el correspondiente a la salida ZV, ya que, como puede verse en la tabla, ZR
se obtiene negando a la anterior.
Q1Q0 Q1Q0
ES 00 01 11 10 ES 00 01 11 10
Q0
00 0 0 0 0 00 0 0 0 0
Q1 0 1
01 0 0 1 01 1 1 1
0 1 1
11 0 0 11 0 0
1 1 0
10 0 1 0 10 1 1 1
ZV
T1 T0
Figura 8-47. Mapas de Karnaugh. Ejemplo 8-4.
De acuerdo con las agrupaciones realizadas en cada uno de los mapas resultan las ecuaciones
(8-9), las cuales constituyen las ecuaciones características del autómata; y con las cuales se constru-
ye el esquema circuital del autómata que se muestra en la Figura 8-48. En él pueden identificarse
claramente el combinacional de estados, el combinacional de salida y los dos 'flip-flops'.
 T1  E SQ 0  E SQ0

 T0  E S  E S  E  S

 ZV  Q1  Q 0  Q1  Q 0 (8-9)

 Z R  Z V  Q1  Q0

 Q t 1  T Q t  T Qt  T  Qt
Como se puede observar del esquema circuital, en primer lugar, los 'flip-flops' utilizados son tipo
JK conectados como FF-T, siendo la señal aplicada a sus entradas J y K, la entrada T. En segundo
lugar, la señal de sincronismo CLK es conectada a las respectivas entradas de 'clock' de ambos 'flip-
flops', que son los elementos del circuito que permiten que éste cambie de estado cada vez que ocu-
rra un flanco de alza en la señal CLK, por haberse escogido 'flip-flops' que actúan con dicho flanco.
Por otro lado, como se habrá observado, en el procedimiento de diseño para nada se consideró esta
señal como una variable adicional; sólo en el momento de plantear el esquema circuital es considera-
da al conectarla a todos los 'flip-flops' del circuito.
J1 Q1
ZR
K1 Q1
ZV
E
J0 Q0
S
CLK
K0 Q0
Figura 8-48. Esquema circuital del autómata. Ejemplo 8-4.
EJEMPLO 8-5
Los requerimientos para el diseño se dan mediante el planteamiento siguiente: “Se pretende dise-
ñar el autómata sincrónico mínimo modelo Moore con cuatro entradas (X2, X1, X0, RESET) y tres sali-
das (P, FS, R) que satisfaga las siguientes condiciones:
a) Si la entrada X0 =1 la salida P generará un pulso con una duración de 1 TC.
b) Si la entrada X1 =1, en la salida P se generará un pulso de duración 2 TC.
c) Cuando la entrada X2 =1 se generarán dos pulsos en la salida P: el primero de ellos con una du-
ración de 1 TC y el segundo de 2 TC. Entre ambos pulsos la salida P será 0 durante 1 TC.
d) Dos o más entradas nunca tendrán un nivel 1 a la vez y no cambiarán de nivel durante la gene-
ración de un pulso o secuencia de ellos en la salida.
e) La salida FS tomará un nivel 1 solamente cuando finalice un pulso o secuencia para indicar el fin
de secuencia; y permanece en 1 hasta que se aplique la señal RESET.
f) La salida R se activará solamente después de aplicada la señal de RESET para indicar que el au-
tómata está listo para generar en su salida P un nuevo pulso o secuencia; y se desactivará des-
de el comienzo del primer pulso de salida hasta que finalice éste o la secuencia."
En primer lugar, para construir el diagrama de flujo de estados debe observarse que según el re-
querimiento (f), la señal de entrada RESET prepara el sistema para iniciar una nueva secuencia de
pulsos en su salida, llevándolo a un estado que será considerado como el estado inicial, en el cual
realizará una acción diferente, dependiendo de la entrada que se active. Por tal motivo, aparentemen-
te este comportamiento se podría lograr haciendo uso de la entrada CLEAR de los 'flip-flops' de modo
asincrónico aplicando a ellas la señal RESET; y así serían consideradas sólo las tres entradas restan-
tes para el diseño en modo sincrónico.
Por otro lado, puede verse que además del estado inicial será necesario un estado final común pa-
ra cada secuencia, en el que debe permanecer el autómata esperando la activación de la señal RE-
SET. Para cumplir con el requerimiento (a) se requerirá de un estado, mientras que para satisfacer el
requerimiento (b) serán necesarios dos estados para generar el pulso de duración 2 TC, pudiendo ser
utilizado el anterior como uno de ellos. Por último, para generar los dos pulsos consecutivos, serán
necesarios cuatro estados, pero de nuevo el estado del requerimiento (a) puede utilizarse también.
Así resulta aparentemente, un total de siete estados como se indica en la Figura 8-49, que muestra el
diagrama de flujo de estados del autómata.
Figura 8-49. Diagrama de flujo de estados del autómata. Ejemplo 8-5.
En el diagrama puede observarse que el estado inicial corresponde al estado A, mientras que el
estado final al concluir cualquier secuencia corresponde al estado G; y que el estado B es utilizado en
común para las tres situaciones requeridas. Nótese además, que la transición del estado G al estado
A se realiza mediante la aplicación de la señal RESET, por lo que si se logra mediante el uso de la
entrada CLEAR se hará en forma totalmente independiente del 'clock'. Es importante señalar que el
autómata puede diseñarse también de modo tal que la transición de G a A se realice sincrónicamente
cuando ocurra un pulso de 'clock' mientras la señal RESET esté activa; sin embargo, si éste fuera el
caso sería necesario considerar en las tablas y ecuaciones la señal RESET como una entrada más,
resultando de este modo más extensas. Para mantener la tabla de excitación lo más reducida posible
y además, con el fin de mostrar un ejemplo donde se emplee una de las entradas de nivel de los 'flip-
flops', se diseñará el autómata según lo indicado anteriormente. El lector puede desarrollar la solución
considerando la señal RESET como una entrada más.
Sobre la base de esta consideración es importante destacar que el código del estado A no puede
ser escogido arbitrariamente, ya que debe corresponder obligatoriamente a 000, porque la entrada
RESET pondrá en 0 las salidas de todos los 'flip-flops'. Por otro lado, el período de la señal de 'clock'
deberá ser igual a TC para cumplir con la duración de los pulsos especificada en función a este valor.
Debe resultar obvio al lector que se requieren tres bits para la codificación de los siete estados.
Analizando un poco más el diagrama de flujo de estados, puede observarse que el número de es-
tados se puede reducir aún más, considerando que el estado C puede ser utilizado luego del estado
E para generar el pulso de duración 2 TC en la salida P cuando X2 = 1. De este modo, resulta que el
estado F no sería necesario si del estado E se lleva el autómata al estado C cuando X2 X1 X0 = 100; y
se considera que con estas entradas pueda evolucionar al estado G. Así resultan seis estados en
lugar de siete, dando lugar al nuevo diagrama de flujo de estados que se muestra en la Figura 8-50;
el cual corresponde al mínimo autómata.
Figura 8-50. Diagrama de flujo de estados mínimo del autómata. Ejemplo 8-5.
Obsérvese que sólo puede aprovecharse el estado C de la secuencia de estados B-C que genera
el pulso de 2 TC; ya que si del estado D el autómata se hiciera evolucionar al estado B con
X2 X1 X0 = 100, de éste debería evolucionar luego al estado C también con las mismas entradas. Co-
mo consecuencia de ello, existirán dos estados (D y C) a los que debiera evolucionar desde B con las
entradas X2 X1 X0 = 100, lo cual no puede ser.
Según la relación (8-8) serán requeridos de todos modos tres bits para la codificación, resultando
así tres variables de estado. De modo que con la información que se tiene se puede construir direc-
tamente la tabla de excitación, que se muestra en la Figura 8-51.
ESTADO X2 X1 X0 Q2 Q1 Q0 Q2+ Q1+ Q0+ PROXIMO

ESTADO P FS R J2 K2 J1 K1 J0 K0
A 0 0 0 0 0 0 0 0 0 A 0 0 1 0 - 0 - 0 -
A 0 0 1 0 0 0 0 0 1 B 0 0 1 0 - 0 - 1 -
A 0 1 0 0 0 0 0 0 1 B 0 0 1 0 - 0 - 1 -
A 1 0 0 0 0 0 0 0 1 B 0 0 1 0 - 0 - 1 -
B 1 0 0 0 0 1 0 1 1 D 1 0 0 0 - 1 - - 0
B 0 1 0 0 0 1 0 1 0 C 1 0 0 0 - 1 - - 1
B 0 0 1 0 0 1 1 0 1 G 1 0 0 1 - 0 - - 0
C 0 1 0 0 1 0 1 0 1 G 1 0 0 1 - - 1 1 -
C 1 0 0 0 1 0 1 0 1 G 1 0 0 1 - - 1 1 -
D 1 0 0 0 1 1 1 0 0 E 0 0 0 1 - - 1 - 1
E 1 0 0 1 0 0 0 1 0 C 1 0 0 - 1 1 - 0 -
G - - - 1 0 1 1 0 1 G 0 1 0 - 0 0 - - 0
LAS DEMAS COMBINACIONES CORRESPONDEN A 'DON'T CARE'
Figura 8-51. Tabla de excitación del sistema. Ejemplo 8-5.
En dicha tabla sólo se han indicado las combinaciones de entradas y variables de estado que
pueden ocurrir, en tanto que las demás han sido omitidas para simplificarla; también se han incluido
tanto los nombres asignados a los estados como sus códigos, de modo que la tabla representa una
combinación de la tabla de flujo y la tabla de excitación del sistema. Los estados han sido codificados
arbitrariamente salvo el estado A, cuyo código se asignó de acuerdo con lo mencionado anteriormen-
te.
El autómata será desarrollado con FF-JK, por lo que en las columnas de la derecha se presenta la
información pertinente a las entradas de los 'flip-flops' que satisfacen la ecuación de excitación de
este tipo de 'flip-flop'.
En las Figuras 8-52, 8-53 y 8-54 se presentan los mapas de Karnaugh correspondientes a las exci-
taciones de los 'flip-flops' FF2, FF1 y FF0.
Figura 8-52. Mapas de Karnaugh de las entradas J2 y K2. Ejemplo 8-5.
Q2Q1Q0 Q2Q1Q0
X2X1X0 000 001 011 010 110 111 101 100 X2X1X0 000 001 011 010 110 111 101 100
000 - - - - - - - - 000 - - - - - - 0 -
001 1 - - - - - - - 001 - 0 - - - - 0 -
011 - - - - - - - - 011 - - - - - - 0 -
010 1 - - 1 - - - - 010 - 1 - - - - 0 -
110 - - - - - - - - 110 - - - - - - 0 -
111 - - - - - - - - 111 - - - - - - 0 -
101 - - - - - - - - 101 - - - - - - 0 -
100 1 - - 1 - - - 0 100 - 0 1 - - - 0 -
J0 K0
A continuación en la Figura 8-55 se indican los mapas de Karnaugh 1 a las salidas; y a partir de
todos los mapas presentados se obtienen las respectivas ecuaciones lógicas mínimas que caracteri-
zan al autómata.
Q1Q0 Q1Q0 Q1Q0

Q2 00 01 11 10 Q2 00 01 11 10 Q2 00 01 11 10
0 0 1 0 1 0 0 0 0 0 0 1 0 0 0
1 1 0 - 0 1 0 1 - 0 1 0 0 - 0
P FS R
Figura 8-55. Mapas de Karnaugh de las salidas del autómata. Ejemplo 8-5.
Considerando las agrupaciones indicadas en los diferentes mapas, resultan las ecuaciones carac-
terísticas dadas por las ecuaciones (8-10).
𝐽 =𝑄 +𝑋 𝑄
⎧
⎪ 𝐾 =𝑄
⎪𝐽 = 𝑄 𝑄 + 𝑄 𝑄 (𝑋 + 𝑋 )
⎪
⎪ 𝐾 =1
𝐽 =𝑄 (8-10)
⎨
⎪ 𝐾 =𝑄 +𝑋 𝑄
⎪ 𝑃=𝑄 (𝑄 𝑄 )
⎪ 𝐹 =𝑄 𝑄
⎪
⎩ 𝑅=𝑄 𝑄 𝑄
El esquema circuital correspondiente se muestra en la Figura 8-56. En él se puede observar que la
señal de entrada RESET se aplica en paralelo a la entrada CLEAR de los tres 'flip-flops'; con lo cual se
logra que al cambiar esta entrada a nivel alto, la salida Q de los 'flip-flops' cambie a 0 en forma total-
mente independiente de la entrada de 'clock', llevando así el autómata de nuevo al estado A por ha-
ber sido codificado con el código 000.
De este modo, haciendo uso de una de las entradas por nivel de los 'flip-flops', se obtiene casi el
mismo comportamiento del autómata que si se hubiera considerado la entrada RESET en el desarrollo
del diagrama de flujo y de la tabla de excitación; aunque evidentemente la acción sobre el autómata
se produce como consecuencia de un cambio de nivel de dicha entrada que debe hacerse indepen-
dientemente de la ocurrencia de un pulso de 'clock'.
Como también se puede observar en el esquema, la entrada SET de cada uno de los 'flip-flop' no
ha sido utilizada y por ello se ha indicado que debe mantenerse en un nivel lógico 0, y nunca dejada
sin conectar. ■
Al respecto, cabe mencionar que en la práctica, dependiendo de la familia lógica a la que perte-
nezcan los dispositivos lógicos (los 'flip-flops' en este caso), siempre es recomendable y en algunas
familias obligatorio, conectar a un nivel lógico definido todas las entradas que no sean utilizadas y no
dejarlas "al aire" sin conectar. Ello obedece a que debido a ruido que pueda existir, dichas entradas
pueden cambiar de nivel periódicamente o en forma aleatoria, dependiendo de las características de
la señal de ruido propiamente dicha.
De este modo, cuando se desea garantizar un nivel lógico 0 se conectan las entradas en cuestión
a la tensión de alimentación más negativa correspondiente a la familia lógica del componente; y para
garantizar un nivel lógico 1 la conexión se hace a la tensión más positiva especificada para la familia.
Para la familia lógica TTL por ejemplo, estas tensiones son 0 voltios (GND) y + 5 voltios (VCC) respec-
tivamente; para la familia CMOS corresponden a VDD y VSS, debiendo ser la diferencia entre ellas
inferior a 18 VDC.
Figura 8-56. Esquema circuital del autómata. Ejemplo 8-5.
EJEMPLO 8-6
Considérense las especificaciones siguientes: “Se desea diseñar un autómata con dos entradas
(X1, X0) y dos salidas (Z1, Z0) que opere como un monoestable digital programable; o sea, que en la
salida Z1 se genere un pulso de longitud variable en función de los valores de las entradas: si
X1X0=01 un pulso de duración 1 TC, si X1X0=11 un pulso de duración 2 TC y si X1X0=10 un pulso de
duración 3 TC. Mientras ambas entradas permanezcan en nivel 0 la salida Z1 permanecerá en 0. Una
vez la salida haya cambiado a 1 como consecuencia de un cambio en las entradas, la salida Z1 per-
manecerá en 1 el tiempo estipulado por la combinación de las entradas, aun cuando éstas cambien
de valor antes de finalizar el pulso; es decir, que el pulso de salida no será interrumpido antes del
tiempo establecido. Al finalizar cada pulso en la salida Z1, ésta debe permanecer en 0 al menos du-
rante un intervalo de tiempo igual a TC. La salida Z0 tomará el nivel 1 durante el último período TC de
cada pulso que se genere en Z1, el resto del tiempo mantendrá un nivel 0".
Obsérvese en primer lugar, que dado que la duración de la salida Z1 en cada caso es igual a TC o
un múltiplo de ese valor, el autómata deberá realizar una secuencia por uno o varios estados partien-
do de un estado inicial donde Z1=0; y si el período de la señal de 'clock' se hace igual a TC, se logrará
que la salida permanezca en 1 el tiempo especificado en cada caso. Por otro lado, como la salida Z1
debe permanecer en 1 el tiempo especificado aun cuando se produzcan cambios en las entradas, la
secuencia de estados en cada anillo se seguirá ejecutando, independientemente del valor que tomen
las entradas una vez iniciada la secuencia, manteniendo fijo el valor de la salida. Basándose en lo
dicho antes, el autómata puede ser desarrollado mediante cualquiera de los dos modelos, de los cua-
les se tomará el modelo Moore. En la Figura 8-57(a) se muestra el diagrama de flujo de estados co-
rrespondiente, en el que se pueden observar tres secuencias cerradas de estados: A-B, A-C-D y A-E-
F-G.
(a) (b)
Figura 8-57. Ejemplo 8-6: a) Diagrama de flujo de estados del autómata con siete estados.
b) Diagrama de flujo de estados minimizado a cuatro estados.
Cada una de estas tres secuencias, con un número de estados diferentes, se inicia siempre desde
el estado inicial A con una combinación diferente de las entradas X1X0; y el autómata mantiene cual-
quiera de las secuencias para cualquier valor que tomen las entradas posteriormente, a fin de que la
salida Z1 permanezca en 1 el tiempo debido. La salida Z0 por su parte, solamente cambia a 1 en el
último estado de cada secuencia.
Sin embargo, como se puede observar en la Figura 8-57(a), en cada una de las secuencias existe
un estado final con ambas salidas en 1 del que siempre evoluciona al estado A; de modo que también
es posible concebir el diagrama de flujo de estados, valiéndose del estado B en la secuencia iniciada
con X1X0 = 11, llevando el autómata del estado C al estado B en lugar del D. De igual modo, para la
secuencia que se inicia con X1X0 = 10, luego de alcanzar el estado E se puede llevar a los estados C
y B, respectivamente. Así resulta un diagrama de flujo de estados más reducido que tiene en total
cuatro estados en lugar de siete, el cual se presenta en la Figura 8-57(b).
De este modo, la mínima máquina de estados resultante tendrá los cuatro estados mostrados, pu-
diéndose observar que en tres de ellos Z1=1. Por otro lado, de la relación (8-8) se deduce que el au-
tómata tendrá dos variables de estado o que se requerirán dos bits para la codificación, por lo que
habrá sólo dos estados en los que cada variable de estado será 1. Se ve claramente que resulta im-
posible hacer coincidir cualquiera de las variables de estado con la salida Z1, por lo que se requerirá
de un combinacional para las salidas a fin de obtener los valores indicados en las especificaciones.
El diseño del autómata se realizará utilizando 'flip-flops' tipo D para las variables de estado. En la
Figura 8-58 se muestra la tabla de excitación correspondiente que se construye a partir del diagrama
de flujo de estados mostrado en la Figura 8-57(b), en la que se incluyen las dos columnas correspon-
dientes a las excitaciones de los 'flip-flops'.
La codificación asumida para los cuatro estados corresponde a la indicada a continuación:
B1 B0 ESTADO
0 0  A
0 1  B
1 0  C
1 1  E
Para obtener las ecuaciones mínimas correspondientes a las excitaciones y a las salidas, a partir
de la tabla de excitación se construyen los mapas de Karnaugh correspondientes a cada una de estas
variables. En la Figura 8-59 se muestran los respectivos mapas, indicando las agrupaciones de 1's ó
0's que se consideraron para obtener las ecuaciones características del autómata correspondientes a
las ecuaciones (8-11).
Figura 8-58. Tabla de excitación. Ejemplo 8-6.
Q 1 Q0
X1X0 00 01 11 10
Q0
00 0 0 1 0 Q1 0 1
01 0 0 1 0 0 0 1
11 1 0 1 0 1 1 1
10 1 0 1 0
Z1
D1
Figura 8-59. Mapas de Karnaugh de las excitaciones y salidas. Ejemplo 8-6.

(8-11)
En la Figura 8-60 se muestra un diagrama de tiempo representando las entradas y salidas del au-
tómata, así como la señal de 'clock' del sistema; en el que además, se ha indicado el correspondiente
estado en que se encuentra el autómata.
Figura 8-60. Diagrama de tiempo que muestra la duración de la salida Z1 en

función de los valores de X1 y X0. Ejemplo 8-6.
Como puede observarse del diagrama de tiempo, el comportamiento de las salidas del autómata
se corresponde con los requerimientos dados al comienzo para el diseño. Aun cuando se ha conside-
rado en el diagrama de tiempo a la señal de 'clock' como pulsos estrechos, puede observarse que los
cambios de estado se producen con los flancos de bajada de los pulsos, por lo que los mismos pue-
den tener cualquier ancho. Por otro lado, obsérvese que luego que la salida Z1 cambia a 0, siempre
se mantiene en este nivel, al menos durante un período de la señal de 'clock', dependiendo ello de los
valores que tomen las entradas.
Figura 8-61. Esquema circuital del autómata mínimo. Ejemplo 8-6.

En la Figura 8-61 se muestra el esquema circuital del autómata obtenido a partir de las ecuaciones
(8-11), donde puede observarse que se consideraron 'flip-flops' que actúan con el flanco de caída del
'clock'.
X1
Q2
D2 Z1
Q2
Z0
Q1
D1
Q1
X0
Q0
D0
Q0
CLK
Figura 8-62. Esquema circuital del autómata correspondiente al diagrama

de flujo mostrado en Figura 8-56(a). Ejemplo 8-6.
El lector puede comprobar que si se considera el diagrama de flujo de estados mostrado en la Fi-
gura 8-57(a) y se desarrolla el diseño, el esquema del circuito corresponde al que se muestra en la
Figura 8-62. ■
Como se habrá observado mediante los ejemplos mostrados, el procedimiento de diseño de los
autómatas sincrónicos es relativamente más sencillo que el correspondiente a los autómatas asincró-
nicos; básicamente debido a que la codificación se realiza sin ningún tipo de problemas y dependien-
do del caso hasta en forma arbitraria, salvo ciertas excepciones en casos particulares donde sí es
necesario hacer ciertas consideraciones. Tal es el caso cuando por ejemplo se quiere evitar el combi-
nacional de salida.
Por otro lado, el hecho de que los cambios de estado en los autómatas sincrónicos se realizan a
intervalos regulares en el tiempo, pudiendo así ser controlados mediante la frecuencia de la señal de
'clock' del sistema y por efectuarse sólo un cambio de estado por cada pulso de 'clock', trae como
consecuencia que en la mayoría de las aplicaciones, por no decir en casi todas, se prefiera utilizar
autómatas sincrónicos; ya que permiten tener un completo control sobre ellos. Prácticamente, todo
sistema secuencial de mediana y alta complejidad es diseñado como un autómata sincrónico. En el
capítulo siguiente, se tratarán sistemas secuenciales de mayor complejidad, los cuales pueden ser
catalogados como un tipo particular de autómatas con operación por ‘clock’; pero que reciben en ge-
neral el calificativo de contadores.
8.4 UNA CONSIDERACIÓN FINAL SOBRE LOS AUTÓMATAS EN GENERAL

Luego de todo lo discutido en este capítulo, resultará evidente para el lector que en los llamados
autómatas con operación por ‘clock’ efectivamente puede considerarse que ocurre un cambio de es-
tado con cada pulso de la señal de sincronismo o ‘clock’; y más específicamente, con uno de los flan-
cos de cada pulso. Lo dicho anteriormente es cierto, al menos, considerando al autómata como un
todo; ya que, efectivamente un observador que sólo tenga acceso a las entradas, la señal de ‘clock’ y
las salidas del sistema, no puede pensar que las cosas ocurran de otro modo.
También es igualmente cierto, aun cuando el mismo observador no tiene forma de constatarlo, que
en estos sistemas las diferentes variables de estado, que en todo momento determinan el estado en
que se encuentra el mismo, son mantenidas por los ‘flip-flops’ en niveles constantes durante los inter-
valos entre pulsos sucesivos de ‘clock’; y que por ende, tanto las salidas como los estados propia-
mente dichos, se mantienen invariables durante dichos intervalos.
Sin embargo, si se analiza el comportamiento y la dinámica del autómata, considerando en detalle
lo que ocurre en su interior, posiblemente las cosas resulten un poco diferentes y no exista la aparen-
te estabilidad observada desde el exterior. Como ya se mencionó en una sección de este capítulo, el
combinacional de estados de un autómata de los llamados sincrónicos, puede estar cambiando sus
salidas como consecuencia de cambios de nivel que ocurran en las entradas. El efecto que tales
cambios podrían tener sobre las salidas y los estados, es evitado mediante el empleo de los ‘flip-flops’
en el lazo de realimentación; logrando así la estabilidad en el tiempo de estas señales. Pero qué ocu-
rre en cada uno de esos ‘flip-flops’ si se considera su operación interna en detalle. Como recordará el
lector, dichos ‘flip-flops’ son del tipo maestro-esclavo y como autómatas sincronizados pueden expe-
rimentar cambios de estado durante los intervalos entre flancos de su señal de sincronismo, aunque
sin cambiar sus salidas; hecho que permite garantizar que los estados del autómata sincrónico no
cambien.
Resulta entonces que de acuerdo con las consideraciones hechas, dentro de los autómatas sin-
crónicos realmente sí ocurren cambios de estado sin la ocurrencia de un flanco en la señal de ‘clock’.
De modo que, en el fondo o esencia de las cosas se podría afirmar que todos los autómatas son de
nivel.
Si el lector hace un análisis retrospectivo desde que se trataron los sistemas combinacionales
hasta el punto de haber desarrollado los autómatas llamados sincrónicos, encontrará que todo lo que
se ha hecho es realizar modificaciones sucesivas a los diferentes sistemas, que los obliga a compor-
tarse cada vez de un modo diferente y si se quiere, más controlado. De este modo, a partir de un
combinacional se obtuvieron los autómatas más rudimentarios con tan sólo hacer depender las sali-
das de dicho combinacional de ellas mismas, aumentando así el número de las entradas del combi-
nacional; y dando origen a los llamados autómatas de nivel. A éstos se les añadió luego un combina-
cional para las salidas, haciéndolos ligeramente más sofisticados y permitiendo así que las salidas del
sistema puedan ser diferentes de las salidas del combinacional. Así se pudo definir los dos modelos
básicos de autómatas. Posteriormente, se alteró el comportamiento de los autómatas para que evolu-
cionaran esta vez sincronizados con una de sus entradas, haciéndolo en primer lugar con el nivel de
esta señal y luego como parte de un refinamiento, con uno de sus flancos, para así conseguir los
autómatas referidos como sincronizados. El lector recordará que estos cambios se fueron logrando
sin modificar la estructura o topología del sistema, sino que por el contrario, se logró modificando
solamente su comportamiento; obteniéndose entonces sistemas que cambian sus salidas en forma
sincronizada con una señal, aunque realizan cambios de estado con los cambios de nivel de las en-
tradas. Como parte de los avances logrados con cambios posteriores en su comportamiento, se obtu-
vieron los llamados ‘flip-flops’ maestros-esclavos, que al quedar engatillados en algunos de sus esta-
dos presentan un comportamiento muy diferente; hasta el punto de que si son observados desde el
exterior, quien lo haga no se percatará de los cambios de estado que ocurren como consecuencia de
cambios de nivel de las entradas. Por ello, difícilmente podrá establecer la diferencia entre un autó-
mata que en esencia opera sincronizadamente y lo que se entiende por el concepto de un autómata
sincrónico, siendo ya la diferencia entre ambos muy sutil. Posteriormente, se realiza el cambio final al
incorporar ‘flip-flops’ de este tipo a la estructura de los autómatas ya concebidos, dando así lugar a
los llamados autómatas de operación con ‘clock’, o simplemente sincrónicos.
Como resulta evidente, se han realizado una serie de cambios a los sistemas, algunos en su com-
portamiento y otros en su topología; que han permitido desarrollar sistemas más sofisticados, comple-
jos y controlables como lo son los autómatas sincrónicos, a partir de sistemas más simples como son
los combinacionales. Esta secuencia seguida en el tratamiento de los autómatas, el autor la considera
como la más lógica y apropiada, ya que constituye una evolución natural de los sistemas lógicos; sin
que se haya definido o presentado algún concepto nuevo que no esté fundamentado o basado en
conceptos establecidos con anterioridad, teniendo así consistencia propia.
8.5 BIBLIOGRAFÍA
1. Mitchell P. Markus – “Switching Circuits for Engineers”, 3ª edición, Prentice-Hall Inc., 1975.
2. Frederick Hill & Gerald Peterson – “Introduction to Switching Theory and Digital Design”, 3ª
edición, Willey International, 1981.
3. Herbert Taub – “Circuitos Digitales y Microprocesadores”, McGraw Hill Inc., 1983.
4. C. E. Strangio - “Electrónica Digital”, Interamericana, 1984.
5. John F. Wakerly – “Diseño Digital Principios y Práctica”, Prentice-Hall Inc., 1992.
6. John P. Hayes – “Introducción al Diseño Lógico Digital”, Addison-Wesley, 1996.
7. Ronald J. Tocci – “Sistemas Digitales Principios y Aplicaciones”, 6ª edición, Prentice-Hall Inc.,
1996.
8. Victor P. Nelson, H. Troy Nagle, Bill D. Carroll & J. David Irwin – “Análisis y Diseño de Circuitos
Lógicos Digitales”, Prentice-Hall Inc., 1996.
9. Thomas L. Floyd – “Fundamentos de Sistemas Digitales”, 6ª edición, Prentice-Hall Inc., 1997.
10. Ronald J. Tocci & Neal S. Widmer – “Digital Systems Principles and Applications”, 7ª edición,
Prentice-Hall Inc., 1998.
8.6 PROBLEMAS PROPUESTOS

8-1 Considere el esquema del circuito mostrado en la Figura 8-63 y realice el análisis del mismo. Construya
el diagrama de tiempo correspondiente y basándose en él, determine qué función realiza el autómata.
J Q J Q NC
CLK
K Q NC K Q
"1"
Figura 8-63. Autómata sincrónico del Problema 8-1.
8-2 En la Figura 8-64 se muestra el esquema de un circuito secuencial al cual se desea realizar su análisis a
fin de determinar la función que realiza. Observe que el circuito posee algunos estados no válidos. ¿Qué
ocurre si el autómata alcanza uno de esos estados?.
8-3 Realice el análisis completo del circuito cuyo esquema se muestra en la Figura 8-65 y determine su
comportamiento. Observe que el circuito es muy parecido al del Problema 8-2 y también posee algunos
estados no válidos. ¿Qué ocurre si el autómata alcanza uno de esos estados?.
8-4 Realice las modificaciones necesarias al circuito de la Figura 8-64 de modo de garantizar que el mismo
ejecute la secuencia en la que solamente una de sus salidas sea 1 a la vez.
Figura 8-64. Circuito secuencial sincrónico. Problema 8-2.
O2 O1 O0
S Q S Q S Q
CLK
R Q R Q R Q
8-5 Modifique el circuito de la Figura 8-65 a fin de garantizar que siempre realice la secuencia de seis esta-
dos.
8-6 Considere el esquema del circuito mostrado en la Figura 8-66 y realice su análisis para determinar la
función que realiza. Elabore un diagrama de tiempo de todas las señales de interés. Explique por qué es
necesaria la señal de PRESET y qué efecto produce sobre el autómata. Determine si la señal de PRE-
SET puede ser aplicada de modo diferente a los 'flip-flops'; es decir, a las entradas de SET o CLEAR de
cada 'flip-flop' de un modo diferente al mostrado en el esquema.
"0"
SET SET SET

J Q J Q J Q
K Q K Q "1" K Q Z1
CLR CLR CLR
"0" "0"
Z3
Z2
PRESET CLK
"0" Z0
8-7 Realice el análisis completo del circuito cuyo esquema se muestra en la Figura 8-67 para determinar la
función que realiza. Elabore un diagrama de tiempo de todas las señales de interés.
Z4
Z3
Q
"1"
Q T
T
CLK Z2
Q
Q
Q
X D Z1
Q
Z0
8-8 Diseñe el autómata sincrónico mínimo modelo Moore cuyo comportamiento corresponda a un 'flip-flop'
tipo T. Como punto de partida tome la tabla de excitación del FF-T y considere ambas salidas. Utilice
para la implantación FF-JK en un caso y en otro FF-D.
8-9 De acuerdo con los requerimientos planteados en el Ejemplo 8-5, repita el diseño del autómata, pero
considerando que la entrada RESET no actúa por nivel; o sea, considérela como una entrada más del
sistema cuyo efecto se producirá con un flanco de la señal de 'clock'.
8-10 Considere las siguientes especificaciones para el diseño: "Para un estacionamiento con capacidad para
seis vehículos se desea diseñar el autómata sincrónico mínimo modelo Moore que lleve la cuenta de los
automóviles que entran y salen para controlar el encendido de las señales luminosas 'HAY PUESTO' y
'LLENO', que se activan mediante un nivel lógico alto. Tanto a la entrada como a la salida existe un dis-
positivo que genera un pulso de 0,75 seg. de duración cada vez que entra o sale un vehículo. Estos pul-
sos nunca se superponen en el tiempo. La señal de 'clock' disponible tiene una frecuencia de 1 Hz.
Desarrolle el autómata basado en FF-JK que se activen con el flanco de alza.
8-11 Diseñe el mínimo autómata sincrónico que genere en sus salidas las señales periódicas indicadas en el
diagrama de tiempo que se muestra en la Figura 8-68. Utilice FF-D para el desarrollo del autómata.
Figura 8-68. Diagrama de tiempo de las salidas. Problema 8-11.
8-12 Diseñe el mínimo autómata sincrónico modelo Mealy, con una entrada X y una salida Z que tomará el
nivel 1 solamente cuando la entrada haya permanecido en nivel 1 durante tres o más períodos comple-
tos y consecutivos del 'clock'. Puede considerarse como estado inicial aquél que alcanza el autómata
en el período de 'clock' k-ésimo después que la entrada fuera 0 en el período de 'clock' k-1.
Base el desarrollo del autómata en FF-JK que se activen con el flanco de alza.
PERÍODOS DE 'CLOCK' 1 2 3 4 5 6 7 8 9 10 11 12 13 14
X 0 1 1 0 1 1 1 0 1 1 1 1 1
Z ? 0 0 0 0 0 0 1 0 0 0 1 1 1
8-13 Diseñe el autómata sincrónico cuyo comportamiento se ajuste al diagrama de flujo de estados mostrado
en la Figura 8-69; es decir, mientras su entrada X=0 deberá evolucionar realizando la secuencia de es-
tados A - B - C - A - B - ... con las salidas indicadas en el diagrama; y mientras X=1 seguir la secuencia
D - E - F - G - D - ... Esta última sólo podrá ser iniciada cuando sus salidas sean Z2Z1Z0 = 001; además,
si el sistema está realizando la secuencia D - E - F - G y la entrada cambia a 0, pasará a la otra se-
cuencia en el estado C.
La probabilidad de que X cambie de nivel en el instante de ocurrencia del flanco de la señal de 'clock' es
nula. Desarrolle el autómata basado en FF-T implantados con FF-D.
Figura 8-69. Diagrama de flujo de estados del autómata. Problema 8-13.

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CAPÍTULO 8 - SISTEMAS SECUENCIALES SINCRÓNICOS 249

SISTEMAS SECUENCIALES SINCRÓNICOS

8.2 DEFINICIÓN DE BIESTABLES POR NIVEL Y SINCRÓNICOS

8.2.1 NOMENCLATURA ASUMIDA PARA LAS VARIABLES DE ESTADO Y SALIDAS

8.2.2 BIESTABLES DE OPERACIÓN POR NIVEL

8.2.2.1 FLIP-FLOP 'SR' (Set-Reset)

Figura 8-1. 'Flip-flop' SR: Símbolo esquemático y su ecuación característica.

Figura 8-3. Matriz de excitación del 'flip-flop' SR.

8.2.2.2 FLIP-FLOP 'JK'

Figura 8-4. 'Flip-flop' JK: Símbolo esquemático y ecuación característica.

8.2.2.3 FLIP-FLOP 'T'

Figura 8-6. 'Flip-flop' T: Símbolo esquemático y ecuación característica.

Las tablas de excitación correspondientes al primer tipo de comportamiento descrito, se muestran

Figura 8-8. Diagrama de tiempo correspondiente a un 'flip-flop' tipo T asincrónico.

El comportamiento de un ‘flip-flop’ tipo T puede conseguirse también mediante un FF-JK al que se

Figura 8-9. FF-T implementado mediante un FF-JK.

8.2.3 BIESTABLES DE OPERACIÓN CON 'CLOCK' (SINCRÓNICOS)

8.2.3.1 FLIP-FLOP 'SR' SINCRÓNICO

nivel, ya que en ella no aparece la variable C del 'clock'.

8.2.3.2 FLIP-FLOP 'JK' SINCRÓNICO

8.2.3.3 FLIP-FLOP 'D' SINCRÓNICO

Figura 8-16. 'Flip-flop' D desarrollado mediante un 'flip-flop' JK.

Ello puede comprobarse fácilmente, considerando en la tabla de excitación de la Figura 8-13(a)

8.2.3.4 FLIP-FLOP 'T' SINCRÓNICO

Figura 8-19. Diagrama de tiempo correspondiente a un 'flip-flop' T sincrónico.

Figura 8-20. FF-T sincrónico desarrollado mediante un FF-JK también sincrónico.

En la Figura 8-22 se muestra un diagrama de tiempo en el que enfatiza esta situación. En él se

Nótese también que la salida es semejante a la correspondiente al diagrama de tiempo de la Figura 8-

8.2.4 OTRAS ENTRADAS ASINCRÓNICAS COMUNES EN LOS FLIP-FLOPS

Figura 8-23. Simbología de los 'flip-flops' con entradas de SET y CLEAR.

8.3 AUTÓMATAS SINCRÓNICOS

Figura 8-24. Diagrama de bloques de la máquina de estados de un autómata sincrónico.

8.3.1 MODELOS DE AUTÓMATAS SINCRÓNICOS

Figura 8-25. Diagrama de bloques de autómata sincrónico modelo Moore.

Figura 8-26. Diagrama de bloques de autómata sincrónico modelo Mealy.

8.3.2 ANÁLISIS DE AUTÓMATAS SINCRÓNICOS

Si se compara el procedimiento de análisis descrito con el procedimiento de análisis planteado pa-

Figura 8-27. Esquema de autómata sincrónico. Ejemplo 8-1.

De este modo resultan las siguientes ecuaciones características:

las variables de estado y1 y y0; o sea, Q1 y Q0, respectivamente.

Figura 8-30. Codificación de los estados y tabla de flujo. Ejemplo 8-1.

Figura 8-31. Tabla de flujo convencional. Ejemplo 8-1.

Figura 8-32. Diagrama de flujo de estados. Ejemplo 8-1.

Figura 8-33. Esquema de autómata sincrónico. Ejemplo 8-2.

La tabla de excitación correspondiente se muestra en la Figura 8-35, en la que se incluyen tam-

Figura 8-35. Tabla de excitación del autómata. Ejemplo 8-2.

Figura 8-37. Diagrama de flujo de estados. Ejemplo 8-2.

a fin de realizar su análisis.

Figura 8-38. Esquema de autómata sincrónico. Ejemplo 8-3.

Obsérvese que en la ecuación de salida se indican las entradas X1 y X0 y no Q3 y Q2 respectiva-

Figura 8-40. Tabla de excitación. Ejemplo 8-3.

Figura 8-41. Codificación de estados asumida y tabla de flujo. Ejemplo 8-3.

Figura 8-42. Diagrama de flujo de estados. Ejemplo 8-3.

8.3.3 DISEÑO DE AUTÓMATAS SINCRÓNICOS

Figura 8-43. Esquema de la oficina bancaria. Ejemplo 8-4.

Figura 8-44. Diagrama de flujo de estados del autómata. Ejemplo 8-4.

Figura 8-46. Tabla de excitación del autómata. Ejemplo 8-4.

Figura 8-48. Esquema circuital del autómata. Ejemplo 8-4.

Figura 8-49. Diagrama de flujo de estados del autómata. Ejemplo 8-5.

ESTADO X2 X1 X0 Q2 Q1 Q0 Q2+ Q1+ Q0+ PROXIMO

LAS DEMAS COMBINACIONES CORRESPONDEN A 'DON'T CARE'

Figura 8-51. Tabla de excitación del sistema. Ejemplo 8-5.

Figura 8-52. Mapas de Karnaugh de las entradas J2 y K2. Ejemplo 8-5.