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CAPÍTULO 10
FAMILIAS LÓGICAS
En este capítulo se describirán las principales características de tres (3) de las familias lógicas de
circuitos integrados más comunes en la práctica y en la actualidad; a saber la familia TTL (transistor –
transistor – logic), la familia CMOS (complementary metal-oxide semiconductor) y la familia MOS
(metal-oxide semiconductor).
2
A pesar de que existen muchas otras familias lógicas de circuitos integrados, tales como I L,
VMOS, ECL, etc., las tres que se citaron son tal vez las que mayor consumo tienen en el mercado. A
pesar de haber sido desarrolladas en las décadas de 1960 y 1970 hoy en día se continúan utilizando
en la industria electrónica.
En general estas series son compatibles entre sí y poseen las siguientes características típicas en
común:
- Rango de temperatura de operación: 0°C ≤ T A ≤ 70°C
- Tensión de alimentación: 5 V (VCC)
- Inmunidad al ruido: 1 V
- Voltaje de salida de un 0 lógico: 0,2 V
- Voltaje de salida de un 1 lógico: 3,0 V
Sin embargo, para interconectar circuitos de diferentes series existen ciertas reglas de carga que
deben considerarse y seguirse para no sobrepasar los límites de sus parámetros.
Información tomada de: Designing with TTL Integrated Circuits, TEXAS INSTRUMENTS TTL (1971)
MOTOROLA MANUAL TTL LS
354 INTRODUCCION A LOS SISTEMAS DIGITALES
VCC
(R4)
4K 1,6 K 130 Ω
Q4
Q2
Q1 D
SALIDA
ENTRADAS
Q3
1K
2,8 K 760 Ω 58 Ω
Q3
Q2 Q4
Q1
SALIDA
ENTRADAS
Q5
470 Ω 4K
Figura 10-2. Circuito de la compuerta básica TTL de alta velocidad, serie SN 54H/74H.
VCC
40 K 20 K 500 Ω
Q4
Q2
Q1 D
SALIDA
ENTRADAS
Q3
12 K
Figura 10-3. Circuito de la compuerta básica TTL de bajo consumo, serie SN 54L/74L.
356 INTRODUCCION A LOS SISTEMAS DIGITALES
Cuando se emplea un diodo Schottky conectado como se muestra en la figura 10-4, por él circula
parte de la corriente de base evitando así que el transistor alcance la saturación. De este modo, dado
que no hay carga almacenada en el diodo ni en el transistor (ya que no alcanzó la saturación), se
logra reducir considerablemente el tiempo en el que este último sale de esta condición, lo cual se
traduce en un tiempo de conmutación menor.
En la figura 10-5 se indica el esquema del circuito de la compuerta básica de la subfamilia TTL
SCHOTTKY.
VCC
50 Ω
2,8 K 900 Ω
Q1 Q5
ENTRADAS
Q2 Q6
SALIDA
1K
500 Ω 250 Ω
Q4
Q3
Obsérvese que la etapa de salida también ha sido modificada mediante la adición del transistor Q 3
y sus resistencias asociadas, para obtener una característica de transferencia simétrica.
Por su parte la serie SCHOTTKY de bajo consumo (SN 54LS/74LS) es una combinación de la
serie SCHOTTKY 54S/74S y la serie de bajo consumo 54L/74L; o sea, posee la configuración del
circuito de la compuerta Schottky pero con resistencias de mayor valor como en la serie 54L/74L.
CAPITULO 10 – FAMILIAS LOGICAS 357
VCC
R1 R2 R4
4K 1,6 K 130 Ω
IIL
Q4
IB2
A
A Q1 Q2 Y
+ D B
B IC1 VBE Y
-
Q3
+
VBE
R3 -
1K
V0 (V)
1 4 a
LOGICO
b
3
1
c
0
LOGICO 0
0,4 0,8 1,2 1,6 2,0 2,4 2,8 VI (V)
Para ver con más detalle cómo funciona este circuito se debe tener presente que un transistor
bipolar por tener dos uniones posee cuatro posibilidades de polarización, que corresponden a las
cuatro zonas de operación que se indican en la tabla de la figura 10-8.
IC
ZAN
Unión Unión
BE BC ZONA
IB
INV INV CORTE
CORTE
DIR INV ACTIVA NORMAL
VCE
INV DIR ACTIVA INVERSA
ZAI
Cuando la tensión de entrada (VI) se encuentra entre 0 y el punto (a) de la característica, como ya
se dijo el transistor Q1 se encuentra en saturación con:
BE → polarizada directa
IC = 0
BC → polarizada directa
Cuando VI alcanza el punto (a) la unión BE de Q1 se polariza inversamente y éste pasa a la zona
activa inversa, ya que su unión BC queda polarizada directa (siempre en la base habrá más tensión
que la que pudo alcanzar el colector debido al aumento de la V I), mientras que su unión BE se
polariza inversamente. Por lo tanto hay conducción de corriente entre el emisor y el colector de Q 1; y
por ende la IB Q2 ≠ 0.
Nótese que bajo estas condiciones (VI = 0) en la entrada existe una corriente que sale de ella, la
cual depende de VCC y R1 y que viene dada por:
CAPITULO 10 – FAMILIAS LOGICAS 359
Sin embargo, debido a que Q3 se satura primero que Q2, la tensión en el punto (c) de la
característica (VC) será:
VC = VBE (Q2) + VBE (Q3) |SAT ≈ 0,6 + 0,7 = 1,3 V
debido a que la tensión VBE |SAT = 0,7 (ligeramente mayor que la de una unión polarizada directa). A
esto se debe que en la característica el punto (c) está un poco más a la derecha que el punto (b).
Para tensiones de entrada mayores que VC tanto Q2 como Q3 permanecerán saturados, Q1 en la
zona activa inversa y Q4 y D cortados.
Puede verificarse lo dicho observando que para VI > VC resulta que:
VC (Q2) = VCE (Q2) SAT
+ VBE (Q3) SAT
Por otra parte, la corriente de entrada cuando VI > VC vendrá dada por:
VCC - VB (Q1)
IB1 = ; VB (Q1) = VBC (Q1) + VBE (Q2) SAT
+ VBE (Q3) SAT
= 2,0 V
R1
5–2
IB1 = = 0,75 mA → IIH ≈ 0,75 ▪ 0,05 = 37,5 µA
4 KΩ
Puede observarse la diferencia tan marcada que existe entre las corrientes IIH e IIL, de modo que
resulta evidente que si se supone una RL de carga constante, la fuente de tensión que alimenta la
compuerta suministrará corrientes diferentes cuando la tensión de entrada (VI) sea un 1 o un 0 lógico.
Ello se debe a que el número de transistores de la compuerta que conducen en cada caso es
diferente. Sin embargo, tal como vio anteriormente, existe un momento durante la transición (del
punto (b) al (c) en la característica) en el cual conducen Q 2, Q3 y Q4, lo que trae como consecuencia
un consumo de corriente mayor pero de muy corta duración, que recibe el nombre de spike de la
corriente ICC.
En la figura 10-9 se presenta nuevamente la característica de la compuerta indicando los valores
de las tensiones que se mencionaron y dedujeron antes y que se resumen a continuación:
VOH ≈ VCC - VBE (Q4) - VD ≈ 3,8 V
VOL = VCE (Q3) |SAT ≈ 0,3 V
Va ≈ VBE (Q2) ≈ 0,6 V
Vb ≈ VBE (Q2) + VBE (Q3) ≈ 1,2 V
Vc ≈ VBE(Q2) + VBE (Q3) |SAT ≈ 1,3 V
CAPITULO 10 – FAMILIAS LOGICAS 361
V0 (V) 1 LOGICO
R2
a
R3
VOH 4
b
3
1 0 LOGICO
c
VOL
0
0,4 0,8 1,2 1,6 2,0 2,4 2,8 VI (V)
Va Vb Vc
Siempre es conveniente conocer el funcionamiento del circuito de una compuerta TTL así como
también su estructura, sobre todo lo concerniente a las etapas de entrada y de salida ya que éstas
son iguales en cualquier compuerta TTL, sea NAND o no, y en cualquier otro dispositivo de la familia:
flip-flops, registros, contadores, etc. De este modo se tiene un conocimiento más amplio de lo que
sucede cuando en la salida o en la entrada se conecta otro dispositivo que no sea necesariamente un
dispositivo de la familia TTL.
Sin embargo, el fabricante especifica una serie de parámetros cuyos valores son garantizados
siempre y cuando se conecten entre sí componentes de la misma familia. Antes de entrar en la
discusión de estos parámetros, se presentará y discutirá el concepto de FAN-OUT.
10.1.3 FAN-OUT
Se entiende por FAN-OUT al número de circuitos que es capaz de manejar un componente de
cualquier familia lógica sin que se excedan sus límites de funcionamiento. Dicho de otra forma, es el
número de circuitos que pueden ser conectados a la salida de una compuerta. Obsérvese que tal
como se ha definido el FAN-OUT, se refiere a cualquier cosa conectada a la salida de un componente
de cualquier familia lógica; de modo que la definición aplica a todas las familias lógicas de
semiconductores.
Para el caso de la serie TTL SN54/74 el fabricante garantiza los parámetros de entrada y salida
que se indican en la tabla mostrada en la figura siguiente. Dichos parámetros son especificados para
las peores condiciones de operación, es decir, para un FAN-OUT de 10 y sobre todo el rango de
temperatura ambiente y de tensión de alimentación.
Los niveles lógicos de entrada y salida especificados en la tabla se definen del modo siguiente:
VOH ,- es el nivel de voltaje de salida en el estado lógico 1.
VOL .- es el nivel de voltaje de salida en el estado lógico 0.
VIH .- es el nivel de voltaje requerido en la entrada para reconocer un 1 lógico.
VIL .- es el nivel de voltaje requerido en la entrada para reconocer un 0 lógico.
Se puede observar de la tabla que el máximo voltaje de salida garantizado en un 0 lógico (0,4 V)
es 400 mV menor que el máximo voltaje de entrada requerido para ser reconocido como un 0 lógico
(0,8 V). De igual forma, el máximo voltaje de salida en un 1 lógico (2,4 V) es 400 mV mayor que el
mínimo voltaje de entrada requerido para ser reconocido como un 1 lógico (2,0 V).
362 INTRODUCCION A LOS SISTEMAS DIGITALES
Figura 10-10. Tabla con valores de entrada y salida garantizados por el fabricante para la serie TTL.
Así resulta un margen de seguridad de 400 mV tanto para el 0 lógico como para el 1 lógico, que es
conocido como margen de ruido DC garantizado. En la figura siguiente se muestra en forma gráfica
el margen de ruido.
SALIDA ENTRADA
VCC
VOH ≥ 2,4 V
VIH ≥ 2,0 V
VIL ≤ 0,8 V
VOL ≤ 0,4 V
0
Figura 10-11. Representación gráfica del margen de ruido DC para la serie TTL.
V0 (V)
Rango de salida
garantizado para
un 1 lógico
2,4
R1
VCC - VBE - VIL
II L =
R1
IIL
Q2
Q1
VIL
Figura 10-13. Corriente en la entrada con nivel 0 lógico de una compuerta de la serie SN 54/74.
De igual forma para la corriente de entrada cuando el dispositivo que maneja a la compuerta tiene
un 1 lógico en la salida (IIH), se muestra en la figura 10-14.
Como se mencionó anteriormente en la explicación del funcionamiento del circuito de la compuerta
básica, las uniones base-emisor y colector-base del transistor Q1 están polarizadas de forma inversa
y directa respectivamente, por lo que se encuentra en la zona activa inversa; por lo que el emisor se
comporta como un colector y viceversa.
La corriente IIH viene dada por la relación indicada en la figura y depende de la βINV, además de la
temperatura ambiente TA, VCC y VIH. Por las mismas razones que en el caso de la IIL, la VIH debe ser
igual a VOH ≥ 2,4 V; y la IIH deberá tener un valor tal que no produzca una tensión V OH en la salida de
la compuerta que genera la señal de entrada menor de 2,4 V bajo las peores condiciones de
temperatura, tensión de alimentación y FAN-OUT.
VCC
IIH = IB βINV
R1 R2
IIH
Q2
Q1
Q3
VIH
R3
Figura 10-14. Corriente en la entrada con nivel 1 lógico de una compuerta de la serie SN 54/74.
Se debe tener presente que los valores dados de las corrientes de entrada de una compuerta (IIL,
IIH) fueron especificados para las peores condiciones, lo cual implica un FAN-OUT de 10; de modo
que la etapa de salida del dispositivo (sea otra compuerta o no) que manejó a la etapa de entrada
indicada en la figura anterior, debió absorber y suministrar diez veces la corriente IIL e IIH
respectivamente. Por ello el FAN-OUT de 10, en todo caso se refiere a dicho dispositivo, ya que la
compuerta cuyas corrientes de entrada se analizan representa solo una carga TTL (N=1).
Así mismo puede observarse la gran diferencia que existe en las magnitudes de ambas corrientes
(IIL e IIH), pero como ambas están especificadas para una carga de 1, resulta claro que la peor
condición para la etapa de salida que las maneja ocurre cuando existe un 0 lógico; ya que debe
absorber 1,6 mA contra 40 µA que debe suministrar cuando exista un 1 lógico en su salida, para N=1.
VCC
R2 R4
Q4
Q2
D
+
Q3
VOL
R3
IOL
Figura 10-15. Corriente en la salida de una compuerta de la serie SN 54/74 con nivel 0 lógico.
VCC
R2 R4
Q4
IOH
Q2
D
+
Q3
VOH
R3 RL
Figura 10-16. Corriente en la salida de una compuerta de la serie SN 54/74 con nivel 1 lógico.
Además, el fabricante especifica otra corriente para la etapa de salida (IOS), que corresponde a la
que suministra la salida de una compuerta en estado 1 lógico estando cortocircuitada a tierra.
El fabricante especifica que: 20 mA ≤ IOS ≤ 55 mA
básica TTL que es una compuerta NAND, a la salida de esta etapa media se tiene la función NAND
de las dos entradas externas.
Por último, la etapa de salida está constituida por los transistores Q 3 y Q4, el diodo D y la
resistencia R4. Esta etapa con su configuración en particular recibe el nombre de totem-pole. En la
figura 10-17 se muestra nuevamente el circuito de la compuerta básica TTL y se identifican las tres
etapas mencioonadas.
SALIDA
ENTRADA INTERMEDIA
TOTEM-POLE
VCC
Q4
Q2
Q1 D
SALIDA
ENTRADAS
Q3
1K
(R3)
VCC
(R1) (R2)
4K 1,6 K
Q2 SALIDA
Q1
ENTRADAS Q3
1K
(R3)
Puede observarse que a la salida de un componente con salida de colector abierto en general no
puede conectarse directamente otro dispositivo, sea lógico o no.
En la figura 10-19 se muestra una compuerta de colector abierto conectada a otra compuerta
básica TTL, suponiendo que la tensión de salida corresponde a un 0 lógico. En esta condición el
transistor Q3 estará saturado y la corriente de entrada (IIL) de la compuerta que constituye la carga
puede circular por la etapa de salida de la compuerta de colector abierto, ya que dicha corriente como
ya se mencionó, es suministrada por el dispositivo que constituye la carga.
VCC VCC
(R1) (R2)
R1
4K 1,6 K
IIL
Q2 Q2
Q1 Q1
SALIDA EN
ENTRADAS Q3 0 LOGICO
1K
(R3)
Sin embargo, si ahora se considera que la tensión de salida de la compuerta colector abierto
corresponde a un 1 lógico, tal como se representa en la figura 10-20, el transistor Q3 está en corte y
por ende la compuerta no puede suministrar la corriente de entrada (IIH) de la compuerta que la
carga.
VCC VCC
IIH = IB βINV
(R1) (R2)
R1 R2
4K 1,6 K
IIH
Q2 Q2
Q1
SALIDA EN Q1
ENTRADAS Q3 1 LOGICO Q3
1K R3
(R3)
Por ello siempre que se utiliza un componente de colector abierto es necesario conectar una
resistencia entre su salida y la alimentación, de modo que permita circular la corriente IIH cuando la
salida corresponda a in 1 lógico. Dicha resistencia se conoce como resistencia de PULL-UP y su valor
debe ser tal que la corriente que circule por ella más la corriente IIL no superen la máxima corriente
de saturación del transistor Q3.
368 INTRODUCCION A LOS SISTEMAS DIGITALES
SALIDA ENTRADA
VCC
Rango de voltaje
garantizado para
Rango de voltaje
un 1 lógico
permisible de entrada
para un 1 lógico
2,4
Margen de ruido
DC para un 1 lógico
2,0
0,8
Margen de ruido
DC para un 0 lógico Rango de voltaje
0,4 permisible de entrada
Rango de voltaje para un 0 lógico
garantizado para
un 0 lógico
0
RUIDO
Sin embargo, resulta que el margen de ruido DC típico es siempre mayor de 1 V, debido a que por
un lado los valores típicos de VOH y VOL son:
VOH TIP = 3,3 V
VOL TIP = 0,2 V
CAPITULO 10 – FAMILIAS LOGICAS 369
y por otro, a que las compuertas cambian de estado cuando la tensión en la entrada pasa por un
voltaje umbral (VT) de aproximadamente 1,35 V, con lo que resulta que:
VOH TIP - VT = 3,3 - 1,35 = 1,95 V
VT - VOL TIP = 1,35 – 0,2 = 1,15 V
de modo que en el estado lógico 1, la salida tolera una señal de ruido en la línea de 1,95 V por debajo
de VOH TIPICO y una señal de 1,15 V por encima de VOL TIPICO cuando la salida está en 0 lógico.
Existe además otro parámetro llamado margen de ruido AC, el cual está relacionado con la
duración que debe tener un pulso de entrada para que la compuerta responda a dicho pulso. Este
efecto tiene importancia cuando el ancho del pulso de entrada es del orden del tiempo que requiere
una señal para propagarse a través de una compuerta, o sea, unos cuantos nanosegundos.
Cuando dicha situación ocurre, se requiere que la amplitud de los pulsos sea mayor para lograr
que la salida de la compuerta cambie de estado. Esto puede apreciarse claramente en la subida
abrupta que experimenta la curva de inmunidad al ruido AC que se presenta en la figura 10-22, a
medida que el ancho del pulso se hace muy corto.
|En| (V)
|En| = Magnitud del pulso de ruido
5
ENTRADA EN 1
3
2
ENTRADA EN 0
1
0
2 4 6 8 10 12 14
Ancho del pulso (ns)
Puede observarse en la figura que las curvas para la entrada en nivel 1 y en nivel 0 lógico son
diferentes cuando aumenta la magnitud del pulso. Ello se debe a la diferencia en los tiempos de
propagación tanto de nivel 1 a nivel 0, como de nivel 0 a nivel 1 (tPHL, tPLH).
IOL
FAN-OUT = para nivel 0 lógico
IIL
Nótese también que para especificar el FAN-OUT normalizado, se debe tomar al menor de los
valores del FAN-OUT en caso de que sean diferentes.
370 INTRODUCCION A LOS SISTEMAS DIGITALES
Utilizando los valores indicados en la tabla es posible determinar las cargas máximas que pueden
tener diferentes compuertas conectadas entre sí.
Se debe tener presente que cuando se conecten entre sí dos o más emisores del transistor de
entrada con múltiples emisores, es decir, que se unan dos o más entradas de una compuerta, la
corriente de entrada en nivel lógico 1 (IIH) es la única que debe incrementarse, debido a que cada
emisor consume o absorbe la corriente IIH. Por el contrario, la corriente de entrada en nivel lógico 0
(IIL) que sale de ellos es siempre la misma, independientemente de que existan emisores unidos
entre sí o no. El por qué de esto resulta claro recordando que:
VCC – VBE - VIL
IIL =
R1
y como la tensión base-emisor de varios emisores conectados es la misma, ello no afecta a la
corriente de entrada IIL.
Lo mencionado antes se resume en la tabla mostrada en la figura siguiente.
CAPITULO 10 – FAMILIAS LOGICAS 371
1 1 x IIL 1 x IIH
2 1 x IIL 2 x IIH
3 1 x IIL 3 x IIH
▪ ▪ ▪ ▪
▪ ▪ ▪ ▪
▪ ▪ ▪ ▪
N 1 x IIL N x IIH
74L 74
2
1
74L
3
74L
4
1 2 3 4
74L 74 74L 74L
VCC
500 Ω 4K 40 K 40 K
A B B1 B2 C C1 C2
De acuerdo a los valores indicados en las tablas de las figuras 10-23 y 10-24, la carga que posee
conectada la compuerta “1” es la que se determina a continuación.
La compuerta “1” es capaz de manejar las corrientes: IOL = 2 mA
IOH = 100 µA
y su carga es: A - IIH = 40 µA IIL = 1,6 mA
B - IIH = 10 µA
B1 - IIH = 10 µA IIL = 0,18 mA
B2 - IIH = 10 µA
C - IIH = 10 µA
C1 - IIH = 10 µA IIL = 0,18 mA
C2 - IIH = 10 µA
Del resultado obtenido se deduce que la compuerta “1” efectivamente puede manejar la carga
conectada a ella, ya que la IIH TOTAL = IOH y la IIL TOTAL < IOL.
En general, como puede comprobarse de la tabla, una compuerta de cada una de las series puede
ser cargada con compuertas de carga unitaria (N=1) de las demás series, en las cantidades que se
indican a continuación:
TTL → 10 TTL TTL H → 12 TTL
→ 8 TTL H → 10 TTL H
→ 40 TTL L → 50 TTL L
→ 20 TTL LS → 25 TTL LS
Posteriormente fue introducida la serie 4000B, cuyas principales mejoras con respecto a la 4000A
son un rango de tensiones de alimentación más amplio, márgenes de ruido garantizados más amplios
y mayor capacidad de corriente en su salida, entre otras.
Básicamente los fabricantes especifican los siguientes valores típicos:
- Tensión de alimentación: 3 V a 15 V
- Rango de temperatura de operación: - 40 °C a +85 °C
- Inmunidad al ruido = 45% de VDD
- Margen de ruido ≥ 1V
12
- Impedancia de entrada = 10 Ω
- Consumo (estático) = 10 Mw / GATE
Información tomada de: NATIONAL CMOS, NATIONAL AN77, NATIONAL AN88, NATIONAL AN90 (1978)
MOTOROLA McMOS Vol 5 SERIE A (1979)
METAL
SiO2
GATE
P CANAL P
D
SOURCE DRAIN G B (SUBSTRATO)
S
SUBSTRATO N
Cuando al GATE se le aplica una tensión negativa respecto al SOURCE, se establece un canal de
conducción de huecos (canal P) entre el SOURCE y el DRAIN.
De forma similar se construye el transistor MOS FET canal N o NMOS, pero cambiando el tipo de
material del substrato y del DRAIN y el SOURCE, tal como se muestra en la figura siguiente:
METAL
SiO2
GATE
N CANAL N
D
SOURCE DRAIN G B (SUBSTRATO)
S
SUBSTRATO P
En este caso el canal de conducción N se forma al aplicar una tensión positiva al GATE respecto
al SOURCE.
El inversor complementario MOS FET se construye al conectar entre sí los GATE y los DRAIN de
ambos transistores; siendo la entrada del inversor la unión de los GATE y la salida queda conformada
por la unión de los DRAIN. El esquema del inversor se muestra en la figura 10-28.
VDD [ VCC ]
S
G Q2 (CANAL P)
D
VI V0 SALIDA
D
ENTRADA
G Q1 (CANAL N)
S
VSS [ GND ]
Como puede observarse en la figura, se han identificado las tensiones de alimentación como V DD y
VSS; y entre corchetes a VCC y GND. Ello obedece a que para la serie 54C/74C han mantenido la
nomenclatura empleada en la familia TTL: VCC y GND; aunque VCC en la serie CMOS tiene un rango
que va de 3,0 V a 15 V. Por otro lado, en la serie 4000 se ha adoptado la nomenclatura de la familia
MOS: VDD y VSS; cuyos nombre provienen de la fuente de alimentación del DRAIN y del SOURCE
respectivamente. Sin embargo, como se puede observar en la figura anterior, este tampoco es el caso
de la familia CMOS, ya que la alimentación se aplica sólo en el SOURCE de los dos transistores.
En la serie 4000 el rango de tensión de alimentación es tal que | VDD – VSS | = 16 V, pudiendo ser
VSS negativa.
VGS @ VDD = 10 V
15
VGS ≤ VT
0
5 10 15 VDS (V)
Q1 (CANAL N)
VDS (V) 15 10 5 0
10
20
30
Como puede observarse en la característica de Q2, si IDS2 ≈ 0 entonces VDS2 ≈ 0, de modo que:
VO = VDD – VDS2 ≈ VDD ( @ VI = 0 V )
Si ahora se supone que VI = VDD resulta que VGS1 = VDD = VI, en tanto que VGS2 = 0; por lo tanto,
mediante un razonamiento análogo al anterior resulta que Q1 conduce y Q2 no.
Entonces si VI = VDD → Q1 conduce y Q2 no.
Como Q2 está cortado y el GATE del inversor que constituye la carga no puede suministrar
corriente, la IDS1 = 0 y por ende de la característica se ve que VDS1 = 0, por lo tanto:
376 INTRODUCCION A LOS SISTEMAS DIGITALES
VO = VDS1 = 0 ( @ VI = VDD )
De lo dicho anteriormente se puede observar que las tensiones de salida de la familia CMOS
correspondientes a los niveles lógicos 1 y 0, son iguales a las tensiones de alimentación VDD y VSS
respectivamente, debido a que la caída de tensión sobre un transistor MOS es prácticamente nula
cuando no existe corriente circulando por él (IDS =0). Por lo tanto, cuando están conectadas entre sí
12
compuertas de la familia CMOS, debido a que la entrada de ellas es esencialmente capacitiva (10 Ω
con un shunt de 5 pF), no existirán corrientes de carga y así los niveles lógicos coincidirán con las
tensiones de alimentación.
Sin embargo, en el caso que la carga de un inversor CMOS sea cualquier dispositivo con una
impedancia de entrada menor y capaz de suministrar y absorber corriente (por ejemplo una
compuerta TTL), a partir de las características del NMOS y del PMOS se ve que los niveles de la
tensión de salida del inversor dependerán de la corriente que esté suministrando o absorbiendo el
transistor MOS correspondiente al respectivo nivel lógico de la salida.
En cualquier caso se tiene que:
VOH = VDD – VDS2 (salida en nivel lógico 1)
VOH = VSS + | VDS1 | (salida en nivel lógico 0)
El fabricante especifica los siguientes valores de la tensión de salida medidos con respecto a V SS y
a TA = 25 °C:
5 -- 0 0,01
15 -- 0 0,05
5 4,99 5,0 --
Figura 10-31. Tabla con valores de la tensión de salida dados por el fabricante.
Figura 10-32. Tabla con valores de las corrientes de salida dados por el fabricante.
Para la corriente de entrada al inversor (IIN), el fabricante especifica como valor típico:
IIN TIP = 10 pA
VI (V)
VSS VDD
Sin embargo, la característica de transferencia del inversor CMOS varía en su forma con la tensión
de alimentación VDD (referida a VSS), tal como se verá a continuación.
Se supondrá que ambos transistores MOS son idénticos en características pero complementarios
y con una tensión de umbral VT tal que: VT = VTN = VTP = 2 V. Si VDD < VT ninguno de los transistores
conducirá; y si VDD = VT se obtendrá la característica mostrada a continuación.
378 INTRODUCCION A LOS SISTEMAS DIGITALES
1
VTP
0 VI (V)
VSS 1 2 3
VDD
Figura 10-34. Característica VO vs. VI del inversor CMOS cuando VDD = VT.
Se observa en la figura que ninguno de los transistores MOS llega realmente a conducir. Si se
incremente la tensión de alimentación de modo tal que V T ≤ VDD ≤ 2 VT, se obtiene una
característica con cierta histéresis que irá disminuyendo en la medida que V DD se acerque a 2 VT, tal
como lo muestra la siguiente figura.
V0 (V)
(Tomado de National
VTN Semiconductors)
3
VT ≤ VDD ≤ 2 VT
2 VDD = 3V
1 VTP
0 VI (V)
VSS 1 2 3 4
VDD
VDD - VTP
Figura 10-35. Característica VO vs. VI del inversor CMOS cuando VT ≤ VDD ≤ 2 VT.
En estas condiciones no hay circulación de corriente a través de los transistores del inversor.
Cuando la alimentación se aumenta más hasta a un valor tal que VDD = VT la característica ya no
presenta histéresis, pero aún no hay circulación de corriente durante la transición a través de ambos
transistores MOS. Esta situación se muestra en la figura 10-36.
Si la alimentación se incrementa aún más a un valor mayor tal que VDD > 2 VT, se llega al
funcionamiento normal del circuito; y la característica de transferencia comienza a redondearse
después que la VI supera la VTH o cuando se hace inferior a VDD – VTP. Ello se debe a que durante el
instante de la transición la VI pasa por valores de tensión que hacen conducir a los dos transistores;
de modo que existe un flujo de corriente de VDD hacia VSS a través de los canales de ambos
transistores MOS, ocasionando una caída de tensión sobre ellos que es la que produce el redondeo
que se aprecia en la característica antes de la transición, como se muestra en la figura 10-37.
CAPITULO 10 – FAMILIAS LOGICAS 379
V0 (V)
(Tomado de National
Semiconductors)
4
VTN
3
VDD = 2 VT = 4 V
1
VTP
0 VI (V)
VSS 1 2 3 4
VDD
VDD - VTP
Figura 10-36. Característica VO vs. VI del inversor CMOS cuando VDD = 2 VT.
V0 (V)
COMIENZA A
CONDUCIR EL NMOS
5
VTN
(Tomado de National
4 SE CORTA EL NMOS Semiconductors)
3
VDD = 5 V > 2 VT
2
VTP
1
COMIENZA A
CONDUCIR EL PMOS SE CORTA EL PMOS
0 VI (V)
VSS 1 2 3 4 5
VTN VDD
VDD - VTP
CONDUCE CONDUCE
EL PMOS AMBOS EL NMOS
Figura 10-37. Característica VO vs. VI del inversor CMOS cuando VDD > 2 VT.
El fabricante especifica para ambos transistores MOS una tensión de THRESHOLD de:
1,5 V ≤ VT ≤ 3,5 V
Como consecuencia de lo dicho anteriormente, la característica de transferencia de tensión y
corriente es de la forma siguiente:
380 INTRODUCCION A LOS SISTEMAS DIGITALES
10
VDD = 10 V
8
2 2
0
VSS 2 4 6 8 10 12 VI (V)
Para la serie 54C/74C el fabricante especifica un margen de ruido mayor o igual a 1 V sobre todos
los rangos de operación.
Rara la serie 4000 A, a partir de los datos que ya se tienen, se puede calcular ambos márgenes de
ruido para VDD = 10 V.
VNL = | VOL MAX – VIL MAX | = | 0,01 – 0,45 ▪ 10 | = 4,49 V
VNH = | VOH MIN – VIH MIN | = | 9,99 – 0,55 ▪ 10 | = 4,49 V
CAPITULO 10 – FAMILIAS LOGICAS 381
5 1,5 2,25 --
15 3,75 6,75 --
5 1,5 2,25 --
Figura 10-39. Tabla con valores del margen de ruido DC dados por el fabricante.
I LEAK = 5 nA @ 25°C
2.- La potencia transitoria debida a la capacitancia de carga C L, puede obtenerse a partir del hecho de
2
que la energía almacenada en un condensador es: C V / 2. Por lo tanto cada vez que CL es
cargado o descargado, el circuito CMOS debe suministrar esta energía. De lo dicho anteriormente
se deduce que la energía por ciclo será:
Energía 1 2 2
= 2 CL VDD = CL VDD
Ciclo 2
Energía 2
= P = CL VDD f (10-1)
Unidad de tiempo
3.- La potencia transitoria debida a la capacitancia interna tiene la misma forma que la anterior.
4.- La potencia transitoria debida a la corriente ISW que fluye por el canal de ambos transistores
durante la transición cuando VDD > 2 VT, se obtiene de la forma siguiente:
1
PVI = VDD IMAX Razón de tr al período (Véase la figura 10-40)
2
1 VDD – 2 VT tr + tf 1
PVI = VDD IMAX = ( VDD – 2 VT) IMAX (tr + tf) f
2 VDD t TOTAL 2
382 INTRODUCCION A LOS SISTEMAS DIGITALES
1
→ PVI = ( VDD – 2 VT) IMAX (tr + tf) f (10-2)
2
VDD
VTP
VIN
VTN
VSS = 0 V
tr tf
IMAX 1
f=
ISW tTOTAL
tTOTAL
Obsérvese que tanto la expresión (10-1) como (10-2) dependen directamente de la frecuencia f.
Sin embargo, el término PVI se combina con el término de la potencia debida a la capacitancia interna,
que se define como una capacitancia CPD, la cual da un resultado muy aproximado del consumo de
potencia sin carga cuando con ella se realiza el cálculo.
2
Por lo tanto P SIN CARGA = CPD VDD f
2
P TOTAL = ( CPD + CL ) VDD f + ILEAK VDD
Por ejemplo, una compuerta NAND con una carga CL = 50 pF, VDD = 10 V, VSS = 0 V a una
frecuencia de 100 KHz, tiene un consumo de aproximadamente 2,5 mW. El valor de C PD es dado por
el fabricante para cada circuito integrado.
Ahora bien, en lo que a las características de conmutación se refiere, el fabricante especifica los
valores típicos y máximos con una carga CL = 15 pF mostrados en la siguiente tabla.
5 -- 70 ns 200 ns
tr 10 -- 35 ns 110 ns
15 -- 25 ns 80 ns
5 -- 70 ns 200 ns
tf 10 -- 35 ns 110 ns
(Datos tomados
15 -- 25 ns 80 ns de Motorola)
Figura 10-41. Tabla con valores de tiempos de alza y de bajada dados por el fabricante.
CAPITULO 10 – FAMILIAS LOGICAS 383
10.2.9 FAN-OUT
Como ya se mencionó la entrada de una compuerta CMOS es típicamente capacitiva y por la alta
impedancia que presenta la corriente de entrada, IIN, típica es muy pequeña (10 pA). Comparando
esta corriente con las de salida es fácil ver que el FAN-OUT es prácticamente ilimitado.
El fabricante especifica que bajo las peores condiciones el FAN-OUT es de 1000. Sin embargo, el
único efecto que se aprecia es una reducción de la velocidad por la suma de tantas cargas
capacitivas.
En lo que otras familias se refiere, una compuerta CMOS es capaz de manejar una (1) compuerta
LTTL o HTTL a VDD = 5V. Sin embargo, existen circuitos de la serie 4000 A y 54C/74C llamados
buffers que tienen capacidad de manejar corrientes de salida mayores y que se pueden cargar hasta
con dos compuertas TTL.
10.2.10 SERIE B Y UB
Posteriormente a la aparición de las series normales de la familia CMOS, fueron introducidas en el
mercado, alrededor del año 1976, otras series tales como la serie 4000 B y la serie 4000 UB.
Las principales innovaciones de estas series radican en:
- Tensión de alimentación recomendada: 3 a 18 V
- Todas las salidas poseen un buffer, con lo cual es posible obtener corrientes ligeramente
mayores
Para las series B y UB el fabricante especifica los siguientes valores de corrientes:
TA = 25 °C Serie 4000 B
CONDICION VDD 4000 UB comercial
MIN MAX
Figura 10-42. Tabla con valores de corrientes de salida para serie B y UB dados por el fabricante.
Puede observarse al comparar los valores de esta tabla con los correspondientes a la serie 4000
A, que los valores mínimos de la IOL e IOH son mayores o iguales al doble en la serie 4000 B o 4000
UB.
VDD
10 kΩ
A B Qt
A
Q
0 0 -
VDD 0 1 1
10 kΩ
1 0 0
B 1 1 Qt-1 NO HAY CAMBIO
A
A B Qt
10 kΩ
0 0 Qt-1 NO HAY CAMBIO
0 1 0
10 kΩ
1 0 1
Q 1 1 -
B
(VDD – VT)
Ƭ = - RC ln
VR
Q VDD
V’
A VT = TENSIÓN DE SWITCHING DEL CMOS
C
R Con VSS = 0V VT = VDD /2
C NO ELECTROLÍTICO Ƭ = 0,6931 RC
(Aplica a todos los casos con la
misma fórmula)
Figura 10-45a. Esquema del circuito y expresión del tiempo Ƭ.
Ƭ Ƭ
V’
VR
VDD
VR
Q (VDD – VT)
A V’ Ƭ = - RC ln
VDD
C
VT = TENSIÓN DE SWITCHING DEL CMOS
C NO ELECTROLÍTICO
Ƭ Ƭ
V’
VR
A
Q (VDD – VT)
Ƭ = - RC ln
VDD
VT = TENSIÓN DE SWITCHING DEL CMOS
SI tA > Ƭ → Q’ OSCILA
VC
R
C
tA
Q
Ƭ Ƭ
≠Ƭ
Q’
VC
A
Q
(VDD – VT)
Ƭ = - RC ln
VDD
VT = TENSIÓN DE SWITCHING DEL CMOS
SI tA > Ƭ → Q’ OSCILA
VC
R
C
tA
Q
Ƭ Ƭ
≠Ƭ
Q’
VC
VDD
A Q A
C
R
Q
Ƭ Ƭ = 0,6931 RC
Figura 10-49. Esquema del circuito, diagrama de tiempo y expresión del tiempo Ƭ.
VDD VDD
A
R
Q Q
A Q’
C
Q’
Ƭ
Ƭ = 0,6931 RC
Figura 10-50. Esquema del circuito, diagrama de tiempo y expresión del tiempo Ƭ.
C A Q
R
Q
0 0 - NO OSCILA
A 1 OSCILA
C NO ELECTROLÍTICO
C A Q
R
Q
0 OSCILA
A 1 1 - NO OSCILA
C NO ELECTROLÍTICO
C NO ELECTROLÍTICO
VT (VDD – VT)
T = - RC ln
C (VDD + VD)2
R
Q VT = TENSIÓN DE SWITCHING DEL CMOS
A VD = TENSIÓN DE UN DIODO DIRECTO
A = TENSIÓN SOBRE LA RESISTENCIA R
Q’
VDD
Q’
VSS
A VT
T1 T2
en t = 0 → A+B = VDD
B = VDD - VSS
en t = ∞ → A = VSS
Cálculo de T2:
en t = 0 → A+B = VSS
B = VSS - VDD
en t = ∞ → A = VDD
CAPITULO 10 – FAMILIAS LOGICAS 389
VDD (– VDD)
Si se hace la VSS = 0 Volt, resulta la siguiente expresión: T = RC ln
VT VT - VDD
VSS =0
Como el fabricante especifica que 1,5 < VT < 3,5 ; para VDD = 5 Volt resulta que VDD ≈ 2 VT
VGG (+)
VSS (+) VIN
S
G
Q2 V0
D
V0
S
I0
VI Q1
G
D
|VDD – VSS|
VDD I0 =
RQ1 + RQ2
Cabe destacar que con la tecnología actual, el dispositivo más pequeño que se puede fabricar es
el transistor MOS, de allí que los niveles más altos de integración (LSI y VLSI) se obtienen en la
familia MOS. Como consecuencia de ello, es que en esta familia están los dispositivos más complejos
en lo que a la función que realizan se refiere.
Con los dispositivos construidos con tecnología PMOS se obtienen frecuencias de operación de
hasta 2 MHz; en tanto que con la tecnología NMOS es posible llegar a los 5 MHz.
De igual forma, sus tensiones de alimentación son diferentes:
PMOS: VSS de ≈ 17 V a 30 V respecto a VDD
NMOS: VDD de ≈ 5 V a 12 V respecto a VSS
10.5 BIBLIOGRAFÍA
1. Robert L. Morris and John R Miller, IC Applications Staff of Texas Instruments Incorporated –
“Designing with TTL Integrated Circuits”, McGraw Hill Inc., International Student Edition, 1971.
2. “MOS DATABOOK”, National Semiconductor Corporation, Santa Clara, California, 1980.
3. “MOTOROLA CMOS LOGIC DATA”, Motorola Inc., Rev. 1, 1988.
4. “National Semiconductor TTL DATA BOOK”, National Semiconductor Corporation, 1976.