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CAPITULO 10 – FAMILIAS LOGICAS 353

CAPÍTULO 10

FAMILIAS LÓGICAS

En este capítulo se describirán las principales características de tres (3) de las familias lógicas de
circuitos integrados más comunes en la práctica y en la actualidad; a saber la familia TTL (transistor –
transistor – logic), la familia CMOS (complementary metal-oxide semiconductor) y la familia MOS
(metal-oxide semiconductor).
2
A pesar de que existen muchas otras familias lógicas de circuitos integrados, tales como I L,
VMOS, ECL, etc., las tres que se citaron son tal vez las que mayor consumo tienen en el mercado. A
pesar de haber sido desarrolladas en las décadas de 1960 y 1970 hoy en día se continúan utilizando
en la industria electrónica.

10.1 FAMILIA TTL


Esta familia de semiconductores fue introducida en el mercado aproximadamente en el año 1964.
Al igual que con todas las demás familias, puede decirse que se fabrican dos tipos de los mismos
circuitos integrados: los militares y los comerciales. Los primeros poseen características eléctricas
superiores a los comerciales, tales como su rango de temperatura de operación y almacenamiento, el
rango de tensiones de alimentación, etc., los cuales son más amplios.
Sin embargo, la familia TTL o serie 54 / 74 TTL se ha desarrollado paulatinamente dando origen a
varias series o subfamilias, entre las cuales se mencionan las siguientes:
- Serie estándar: SN 54/74
- Serie de alta velocidad: SN 54H/74H
- Serie de bajo consumo: SN 54L/74L
- Serie SCHOTTKY: SN 54S/74S
- Serie SCHOTTKY de bajo consumo: SN 54LS/74LS

En general estas series son compatibles entre sí y poseen las siguientes características típicas en
común:
- Rango de temperatura de operación: 0°C ≤ T A ≤ 70°C
- Tensión de alimentación: 5 V (VCC)
- Inmunidad al ruido: 1 V
- Voltaje de salida de un 0 lógico: 0,2 V
- Voltaje de salida de un 1 lógico: 3,0 V

Sin embargo, para interconectar circuitos de diferentes series existen ciertas reglas de carga que
deben considerarse y seguirse para no sobrepasar los límites de sus parámetros.

Información tomada de: Designing with TTL Integrated Circuits, TEXAS INSTRUMENTS TTL (1971)
MOTOROLA MANUAL TTL LS
354 INTRODUCCION A LOS SISTEMAS DIGITALES

10.1.1 COMPUERTAS BÁSICAS DE LAS DIFERENTES SUBFAMILIAS TTL


En esta sección se presentan los circuitos de las compuertas básicas de cada una de las
subfamilias o series de la familia TTL mencionadas anteriormente. La compuerta básica en todas las
series de la familia TTL realiza la función lógica NAND de sus entradas produciendo una tensión en
su salida que corresponde al nivel lógico correspondiente. Por ser la compuerta básica quiere decir
que todos los circuitos integrados TTL son construidos en base a esta compuerta básica.

10.1.1.1 COMPUERTA BÁSICA DE LA SERIE ESTÁNDARD SN 54/74


En la figura 10-1 se muestra el circuito de la compuerta básica TTL de la serie estándar, la cual se
corresponde en su funcionamiento a una compuerta NAND (de 2 entradas para el circuito de la
figura). Puede observarse que la compuerta TTL está implementada solo con transistores BJT,
resistencias y diodos, los cuales a su vez son implementados mediante la unión base-emisor de
transistores BJT (el colector es unido a la base).

VCC

(R4)
4K 1,6 K 130 Ω

Q4

Q2
Q1 D
SALIDA
ENTRADAS
Q3

1K

Figura 10-1. Circuito de la compuerta básica TTL, serie SN 54/74.

Sus principales características las constituyen su etapa de entrada con un transistor (Q 1) de


múltiples emisores y la configuración de la salida con un PULL-UP activo conformado por el transistor
Q4 y la resistencia R4. La entrada de múltiples emisores brinda el menor tamaño físico y una alta
velocidad de conmutación, en tanto que la etapa de salida por su parte ofrece alta velocidad de
conmutación y una baja impedancia de salida por el PULL-UP activo, el cual a su vez aumenta la
inmunidad al ruido. Al transistor Q1 le serán implantados tantos emisores como entradas tenga la
compuerta NAND.

10.1.1.2 COMPUERTA BÁSICA DE LA SERIE DE ALTA VELOCIDAD SN 54H/74H


En la figura 10-2 se muestra el circuito de la compuerta TTL de la serie de alta velocidad 54H/74H,
el cual puede observarse que es básicamente el mismo que el de la compuerta estándar salvo que
los valores de las resistencias son menores y la etapa de salida está constituida por un par Darlington
(Q3 y Q4); el cual aumenta la velocidad a la vez que disminuye aún más la impedancia de salida. Sin
embargo, el consumo de una compuerta de esta serie es mayor que el de la serie estándar.
CAPITULO 10 – FAMILIAS LOGICAS 355

10.1.1.3 COMPUERTA BÁSICA DE LA SERIE DE BAJO CONSUMO SN 54L/74L


Prácticamente es el mismo circuito de la compuerta estándar pero con valores mayores de las
resistencias. Su consumo es menor a décima parte del consumo de la serie estándar,
aproximadamente 1 mW / compuerta; y su velocidad es aproximadamente el doble de cualquier otro
tipo de circuito con el consumo antes mencionado.
En la figura 10-3 se muestra el circuito correspondiente a la compuerta de esta serie.
VCC

2,8 K 760 Ω 58 Ω

Q3

Q2 Q4
Q1
SALIDA
ENTRADAS
Q5

470 Ω 4K

Figura 10-2. Circuito de la compuerta básica TTL de alta velocidad, serie SN 54H/74H.

VCC

40 K 20 K 500 Ω

Q4

Q2
Q1 D
SALIDA
ENTRADAS
Q3

12 K

Figura 10-3. Circuito de la compuerta básica TTL de bajo consumo, serie SN 54L/74L.
356 INTRODUCCION A LOS SISTEMAS DIGITALES

10.1.1.4 COMPUERTA BÁSICA DE LA SERIE SCHOTTKY SN 54S/74S


Esta serie se caracteriza por estar implementada mediante transistores Schottky, que son
transistores BJT con un diodo de barrera Schottky conectado entre la base y el colector de éste, tal
como se muestra en la figura siguiente. En la figura también se muestra el símbolo utilizado para
representar a este tipo de transistores.
Las ventajas de utilizar un diodo Schottky consisten en que por estar libres de portadores
minoritarios no poseen carga almacenada; y además tienen una tensión de polarización directa
menor que la de una unión P-N.

el cual se representa así:

Figura 10-4. Transistor Schottky y su símbolo.

Cuando se emplea un diodo Schottky conectado como se muestra en la figura 10-4, por él circula
parte de la corriente de base evitando así que el transistor alcance la saturación. De este modo, dado
que no hay carga almacenada en el diodo ni en el transistor (ya que no alcanzó la saturación), se
logra reducir considerablemente el tiempo en el que este último sale de esta condición, lo cual se
traduce en un tiempo de conmutación menor.
En la figura 10-5 se indica el esquema del circuito de la compuerta básica de la subfamilia TTL
SCHOTTKY.

VCC

50 Ω
2,8 K 900 Ω

Q1 Q5
ENTRADAS
Q2 Q6

SALIDA
1K

500 Ω 250 Ω
Q4

Q3

Figura 10-5. Circuito de la compuerta básica TTL Schottky, serie SN 54S/74S.

Obsérvese que la etapa de salida también ha sido modificada mediante la adición del transistor Q 3
y sus resistencias asociadas, para obtener una característica de transferencia simétrica.
Por su parte la serie SCHOTTKY de bajo consumo (SN 54LS/74LS) es una combinación de la
serie SCHOTTKY 54S/74S y la serie de bajo consumo 54L/74L; o sea, posee la configuración del
circuito de la compuerta Schottky pero con resistencias de mayor valor como en la serie 54L/74L.
CAPITULO 10 – FAMILIAS LOGICAS 357

10.1.2 FUNCIONAMIENTO BÁSICO DE LA COMPUERTA TTL


La explicación del funcionamiento de la compuerta básica TTL se hará considerando la serie
estándar, cuyo circuito y función de transferencia de tensión se muestran en las figuras 10-6 y 10-7
respectivamente; y suponiéndose que la característica es conocida a priori, aunque ésta puede ser
obtenida en base a su funcionamiento.

VCC

R1 R2 R4
4K 1,6 K 130 Ω

IIL
Q4
IB2
A
A Q1 Q2 Y
+ D B
B IC1 VBE Y
-
Q3
+
VBE
R3 -
1K

Figura 10-6. Circuito de la compuerta básica TTL (NAND), serie SN 54/74.

V0 (V)

1 4 a
LOGICO
b
3

1
c
0
LOGICO 0
0,4 0,8 1,2 1,6 2,0 2,4 2,8 VI (V)

Figura 10-7. Característica de transferencia de tensión de la compuerta básica TTL.

Como se mencionó anteriormente, el funcionamiento de la compuerta básica TTL se corresponde


con la función lógica NAND, o dicho en otras palabras, es una compuerta lógica NAND construida en
base a transistores y resistencias. La función NAND de sus entradas se lleva a cabo desde las
entradas del transistor Q1 hasta el colector del transistor Q2; ya que los transistores Q3 y Q4
constituyen la etapa de salida para la señal presente en el colector del transistor Q 2.
358 INTRODUCCION A LOS SISTEMAS DIGITALES

Para ver con más detalle cómo funciona este circuito se debe tener presente que un transistor
bipolar por tener dos uniones posee cuatro posibilidades de polarización, que corresponden a las
cuatro zonas de operación que se indican en la tabla de la figura 10-8.

IC
ZAN

Unión Unión
BE BC ZONA
IB
INV INV CORTE
CORTE
DIR INV ACTIVA NORMAL
VCE
INV DIR ACTIVA INVERSA

DIR DIR SATURACION SATURACION

ZAI

Figura 10-8. Polarización de las uniones y zonas de operación de un transistor bipolar.

Además se considerará que la tensión base-emisor es: VBE ≈ 0,6 Volt.


Considérese la situación en la que todas las entradas están unidas entre sí y conectadas a una
tensión de cero Volt (VI = 0). Bajo estas condiciones la unión BE de Q1 está polarizada directamente,
por lo que se encuentra en su zona activa normal o en saturación. Sin embargo, no puede estar en la
zona activa normal ya que ello implica una IC1 > 0, y como IC1 = - IB2 e IB2 en condiciones estáticas
no puede ser negativa, Q1 no puede estar en la zona activa normal. Por lo tanto Q 1 está en saturación
pero con IC1 = 0.
Ello implica que IB2 = 0 y por lo tanto Q2 y Q3 están en corte; de modo que Q4 conduce actuando
como un seguidor de emisor y obteniéndose un nivel de tensión en la salida correspondiente a un 1
lógico.
0
IL
VOH = VCC – R2 - VBE
(Q4)
- VD ; IE = IB (1 + βN) = IL
βN + 1

→ VOH = 5 – 0,6 – 0,6 = 3,8 V

Cuando la tensión de entrada (VI) se encuentra entre 0 y el punto (a) de la característica, como ya
se dijo el transistor Q1 se encuentra en saturación con:
BE → polarizada directa
IC = 0
BC → polarizada directa
Cuando VI alcanza el punto (a) la unión BE de Q1 se polariza inversamente y éste pasa a la zona
activa inversa, ya que su unión BC queda polarizada directa (siempre en la base habrá más tensión
que la que pudo alcanzar el colector debido al aumento de la V I), mientras que su unión BE se
polariza inversamente. Por lo tanto hay conducción de corriente entre el emisor y el colector de Q 1; y
por ende la IB Q2 ≠ 0.
Nótese que bajo estas condiciones (VI = 0) en la entrada existe una corriente que sale de ella, la
cual depende de VCC y R1 y que viene dada por:
CAPITULO 10 – FAMILIAS LOGICAS 359

VCC – VBE (Q1) 5 – 0,6


IIL = = = 1,1 mA
R1 4 KΩ
Suponiendo que gradualmente se va aumentando la tensión VI a partir de cero, la tensión en la
base de Q2 (VB (Q2)) es aproximadamente igual a la tensión VI, ya que al estar Q1 en saturación su VCE
≈ 0. Además, para que IB2 sea diferente de cero se requiere que VB (Q2) ≥ VBE.
Cuando VB (Q2) = VI ≈ VBE, o sea llegando al punto (a), la unión base-colector de Q1 comenzará a
conducir la corriente de base (es como si el colector se comportara ahora como el emisor) haciendo
que IB2 ≠ 0. Esto corresponde al punto (a) en la característica. Como la IB2 será ligeramente mayor
que cero, el transistor Q2 entrará a la zona activa normal pero con una IE2 tal que:
R3 IE2 < VBE (Q3) y por ende Q3 se mantendrá cortado.
Si la VI se aumenta por encima de aproximadamente 0,7 V (VBE (Q3)), como Q2 aún se encuentra
en la zona activa normal tendrá una ganancia saliendo por su colector de - R2 / R3. Como además Q4
todavía conduce, la tensión de salida seguirá a la característica de ganancia del transistor Q2 y por
ello V0 en la característica decrece con una pendiente igual a - 1,6 ( - R2 / R3 ) hasta llegar al punto
(b).
∆V
VB (Q2) = VBE (Q2) D
+ ∆V → ∆ IE2 ≈ ∆ IC2 =
R3
∆V R2
→ ∆ VR2 = ∆ IC2 R2 = R2 → ∆ VC (Q2) = - ∆ V
R3 R3
∆ VC (Q2) R2
y como VI ≈ VB (Q2) → ∆ V ≈ ∆ VI → = -
∆ VI R3
∆ V0 R2
y por ser Q4 es un seguidor de tensión → = -
∆ VI R3
La tensión de entrada ya se ha llevado hasta un valor ligeramente menor que 2 V BE, con lo que se
encuentra justo antes del punto (b) en la característica. Si se hace que V I > 2 VBE, tanto Q2 como Q3
se saturarán; y la saturación de Q3 ocasionará una reducción de la impedancia que ve el emisor de
Q2, con lo que aumenta su ganancia y por ende la pendiente de la característica entre los puntos (b) y
(c). De este modo, después que Q2 se sature el transistor Q4 y el diodo D se cortarán en el punto (c),
quedando la salida en un 0 lógico, cuya tensión se corresponde a la VCE de saturación de Q3.
Puede verificarse lo dicho observando que Q1 está en la zona activa inversa, ya que cuando la
entrada VI > 2 VBE resulta que la VBE (Q1) < VBE porque:
VB (Q1) = VBC (Q1) + VBE (Q2) + VBE (Q3) ≈ 0,6 + 0,6 + 0,6 = 1,8 V
y VI > 2 VBE → VI > 1,2 V → VBE (Q1) < 0,6 V
Por lo tanto Q1 está en su zona activa inversa y la corriente de entrada (que ahora es equivalente
a un colector) será: IB1 βI ; siendo βI ≈ 0,05
Sin embargo, el transistor Q3 se satura primero que Q2, ya que para que Q3 se sature se requiere
que VBE (Q3) = VBE |SAT ≈ 0,7 V
VBE (Q3) |SAT
→ IE2 ≈ = 0,7 mA despreciando la IB3 y la IB2.
R3
→ VB (Q4) = VCC - IE2 R2 = 5 – 0,7 ▪ 1,6 ≈ 3 V
→ Q2 está en la zona activa normal; y por ello Q3 se tuvo que saturar primero.
Por lo tanto la tensión VC en la característica estará dada por: VC = VBE + VBE |SAT
o
360 INTRODUCCION A LOS SISTEMAS DIGITALES

Sin embargo, debido a que Q3 se satura primero que Q2, la tensión en el punto (c) de la
característica (VC) será:
VC = VBE (Q2) + VBE (Q3) |SAT ≈ 0,6 + 0,7 = 1,3 V
debido a que la tensión VBE |SAT = 0,7 (ligeramente mayor que la de una unión polarizada directa). A
esto se debe que en la característica el punto (c) está un poco más a la derecha que el punto (b).
Para tensiones de entrada mayores que VC tanto Q2 como Q3 permanecerán saturados, Q1 en la
zona activa inversa y Q4 y D cortados.
Puede verificarse lo dicho observando que para VI > VC resulta que:
VC (Q2) = VCE (Q2) SAT
+ VBE (Q3) SAT

→ VBE (Q4) + VD = VBE (Q3) SAT

VC (Q2) = VBE (Q4) + VD + VCE (Q3) SAT

lo cual no puede ser puesto que VBE (Q3) | SAT ≈ 0,7 V

→ VBE (Q4) + VD < 2 VBE → Q4 y D están cortados como se había indicado.

Por otra parte, la corriente de entrada cuando VI > VC vendrá dada por:

IIH ≈ IB1 βI ; siendo βI ≈ 0,05

VCC - VB (Q1)
IB1 = ; VB (Q1) = VBC (Q1) + VBE (Q2) SAT
+ VBE (Q3) SAT
= 2,0 V
R1
5–2
IB1 = = 0,75 mA → IIH ≈ 0,75 ▪ 0,05 = 37,5 µA
4 KΩ

Puede observarse la diferencia tan marcada que existe entre las corrientes IIH e IIL, de modo que
resulta evidente que si se supone una RL de carga constante, la fuente de tensión que alimenta la
compuerta suministrará corrientes diferentes cuando la tensión de entrada (VI) sea un 1 o un 0 lógico.
Ello se debe a que el número de transistores de la compuerta que conducen en cada caso es
diferente. Sin embargo, tal como vio anteriormente, existe un momento durante la transición (del
punto (b) al (c) en la característica) en el cual conducen Q 2, Q3 y Q4, lo que trae como consecuencia
un consumo de corriente mayor pero de muy corta duración, que recibe el nombre de spike de la
corriente ICC.
En la figura 10-9 se presenta nuevamente la característica de la compuerta indicando los valores
de las tensiones que se mencionaron y dedujeron antes y que se resumen a continuación:
VOH ≈ VCC - VBE (Q4) - VD ≈ 3,8 V
VOL = VCE (Q3) |SAT ≈ 0,3 V
Va ≈ VBE (Q2) ≈ 0,6 V
Vb ≈ VBE (Q2) + VBE (Q3) ≈ 1,2 V
Vc ≈ VBE(Q2) + VBE (Q3) |SAT ≈ 1,3 V
CAPITULO 10 – FAMILIAS LOGICAS 361

V0 (V) 1 LOGICO
R2
a
R3
VOH 4

b
3

1 0 LOGICO
c
VOL
0
0,4 0,8 1,2 1,6 2,0 2,4 2,8 VI (V)
Va Vb Vc

Figura 10-9. Característica de transferencia de tensión de una compuerta NAND TTL.

Siempre es conveniente conocer el funcionamiento del circuito de una compuerta TTL así como
también su estructura, sobre todo lo concerniente a las etapas de entrada y de salida ya que éstas
son iguales en cualquier compuerta TTL, sea NAND o no, y en cualquier otro dispositivo de la familia:
flip-flops, registros, contadores, etc. De este modo se tiene un conocimiento más amplio de lo que
sucede cuando en la salida o en la entrada se conecta otro dispositivo que no sea necesariamente un
dispositivo de la familia TTL.
Sin embargo, el fabricante especifica una serie de parámetros cuyos valores son garantizados
siempre y cuando se conecten entre sí componentes de la misma familia. Antes de entrar en la
discusión de estos parámetros, se presentará y discutirá el concepto de FAN-OUT.

10.1.3 FAN-OUT
Se entiende por FAN-OUT al número de circuitos que es capaz de manejar un componente de
cualquier familia lógica sin que se excedan sus límites de funcionamiento. Dicho de otra forma, es el
número de circuitos que pueden ser conectados a la salida de una compuerta. Obsérvese que tal
como se ha definido el FAN-OUT, se refiere a cualquier cosa conectada a la salida de un componente
de cualquier familia lógica; de modo que la definición aplica a todas las familias lógicas de
semiconductores.
Para el caso de la serie TTL SN54/74 el fabricante garantiza los parámetros de entrada y salida
que se indican en la tabla mostrada en la figura siguiente. Dichos parámetros son especificados para
las peores condiciones de operación, es decir, para un FAN-OUT de 10 y sobre todo el rango de
temperatura ambiente y de tensión de alimentación.
Los niveles lógicos de entrada y salida especificados en la tabla se definen del modo siguiente:
VOH ,- es el nivel de voltaje de salida en el estado lógico 1.
VOL .- es el nivel de voltaje de salida en el estado lógico 0.
VIH .- es el nivel de voltaje requerido en la entrada para reconocer un 1 lógico.
VIL .- es el nivel de voltaje requerido en la entrada para reconocer un 0 lógico.

Se puede observar de la tabla que el máximo voltaje de salida garantizado en un 0 lógico (0,4 V)
es 400 mV menor que el máximo voltaje de entrada requerido para ser reconocido como un 0 lógico
(0,8 V). De igual forma, el máximo voltaje de salida en un 1 lógico (2,4 V) es 400 mV mayor que el
mínimo voltaje de entrada requerido para ser reconocido como un 1 lógico (2,0 V).
362 INTRODUCCION A LOS SISTEMAS DIGITALES

Rango de temperatura Rango de tensión de FAN OUT = 10


ambiente alimentación

SN 5400 -55 °C ≤ TA ≤ 125 °C 4,5 V ≤ VCC ≤ 5,5 V

SN 7400 0 °C ≤ TA ≤ 70 °C 4,75 V ≤ VCC ≤ 5,25 V

Parámetros de salida garantizados VOH ≥ 2,4 V VOL ≤ 0,4 V

Parámetros de entrada garantizados VIH ≥ 2,0 V VIL ≤ 0,8 V

Figura 10-10. Tabla con valores de entrada y salida garantizados por el fabricante para la serie TTL.

Así resulta un margen de seguridad de 400 mV tanto para el 0 lógico como para el 1 lógico, que es
conocido como margen de ruido DC garantizado. En la figura siguiente se muestra en forma gráfica
el margen de ruido.

SALIDA ENTRADA
VCC

VOH ≥ 2,4 V

VIH ≥ 2,0 V

Margen de ruido DC = 400 mV

VIL ≤ 0,8 V

VOL ≤ 0,4 V

0
Figura 10-11. Representación gráfica del margen de ruido DC para la serie TTL.

V0 (V)

Rango de salida
garantizado para
un 1 lógico
2,4

Rango de salida 0,4


garantizado para 0
un 0 lógico 0,4 0,8 1,2 1,6 2,0 2,4 2,8 VI (V)

Rango de entrada permisible Rango de entrada permisible


para un 0 lógico para un 1 lógico

Figura 10-12. Rangos garantizados de entrada y de salida para la serie TTL.


CAPITULO 10 – FAMILIAS LOGICAS 363

10.1.4 CORRIENTE DE ENTRADA EN AMBOS NIVELES LÓGICOS ( IIL, IIH )


Otro parámetro de interés lo constituye la corriente tanto de salida como de entrada a una
compuerta, ya sea en estado lógico 1 ó 0.
Sin embargo, cabe observar que cualquier dispositivo que se emplee para manejar a una
compuerta o ser manejado por ella, debe ser capaz tanto de suministrar corriente como de absorberla
o recibirla. Como se mencionó anteriormente la etapa de entrada de una compuerta de la serie TTL
SN 54/74 está conformada como se muestra en la figura 10-13.
VCC

R1
VCC - VBE - VIL
II L =
R1
IIL

Q2
Q1
VIL

Figura 10-13. Corriente en la entrada con nivel 0 lógico de una compuerta de la serie SN 54/74.

El sentido verdadero de la corriente de entrada (IIL) cuando el dispositivo que maneja a la


compuerta tiene un 0 lógico en la salida, es el mostrado en la figura. Como puede observarse, la
compuerta entrega corriente a la salida del dispositivo que se conecta a su entrada.
La corriente IIL viene dada por la relación indicada en la figura 10-13 y como puede verse,
depende de R1, VCC y VIL. La tensión VIL que debe ser menor o igual a 0,8 V, es la tensión de salida
del otro dispositivo; pero como el fabricante debe garantizar una corriente de entrada determinada
para 0 lógico, ésta debe ser tal que cumpla con las demás especificaciones. Como ya se mencionó, el
fabricante especifica que VOL ≤ 0,4 V bajo las peores condiciones; y por lo tanto la IIL debe tener un
valor tal que no ocasione una tensión en la salida de la otra compuerta mayor de 0,4 V bajo las
peores condiciones.
El fabricante especifica que: IIL ≤ 1,6 mA @ VI = 0,4 V

De igual forma para la corriente de entrada cuando el dispositivo que maneja a la compuerta tiene
un 1 lógico en la salida (IIH), se muestra en la figura 10-14.
Como se mencionó anteriormente en la explicación del funcionamiento del circuito de la compuerta
básica, las uniones base-emisor y colector-base del transistor Q1 están polarizadas de forma inversa
y directa respectivamente, por lo que se encuentra en la zona activa inversa; por lo que el emisor se
comporta como un colector y viceversa.
La corriente IIH viene dada por la relación indicada en la figura y depende de la βINV, además de la
temperatura ambiente TA, VCC y VIH. Por las mismas razones que en el caso de la IIL, la VIH debe ser
igual a VOH ≥ 2,4 V; y la IIH deberá tener un valor tal que no produzca una tensión V OH en la salida de
la compuerta que genera la señal de entrada menor de 2,4 V bajo las peores condiciones de
temperatura, tensión de alimentación y FAN-OUT.

El fabricante especifica que: IIH ≤ 40 µA @ VI = 2,4 V


364 INTRODUCCION A LOS SISTEMAS DIGITALES

VCC

IIH = IB βINV

R1 R2

IIH

Q2
Q1
Q3
VIH
R3

Figura 10-14. Corriente en la entrada con nivel 1 lógico de una compuerta de la serie SN 54/74.

Se debe tener presente que los valores dados de las corrientes de entrada de una compuerta (IIL,
IIH) fueron especificados para las peores condiciones, lo cual implica un FAN-OUT de 10; de modo
que la etapa de salida del dispositivo (sea otra compuerta o no) que manejó a la etapa de entrada
indicada en la figura anterior, debió absorber y suministrar diez veces la corriente IIL e IIH
respectivamente. Por ello el FAN-OUT de 10, en todo caso se refiere a dicho dispositivo, ya que la
compuerta cuyas corrientes de entrada se analizan representa solo una carga TTL (N=1).
Así mismo puede observarse la gran diferencia que existe en las magnitudes de ambas corrientes
(IIL e IIH), pero como ambas están especificadas para una carga de 1, resulta claro que la peor
condición para la etapa de salida que las maneja ocurre cuando existe un 0 lógico; ya que debe
absorber 1,6 mA contra 40 µA que debe suministrar cuando exista un 1 lógico en su salida, para N=1.

10.1.5 CORRIENTE DE SALIDA EN AMBOS NIVELES LÓGICOS ( IOL, IOH )


Para analizar las corrientes de salida se considerará sólo la etapa de salida del circuito de una
compuerta TTL cuando el nivel de tensión de la salida corresponde a un 0 lógico y a un 1 lógico. En
las figuras 10-15 y 10-16 se muestran ambas situaciones respectivamente.
Cuando la salida de la compuerta presenta un nivel de tensión correspondiente a un 0 lógico con
Q3 saturado, este transistor debe absorber la corriente IOL que depende de la temperatura, la tensión
de alimentación y la VI. Como se debe considerar de nuevo el caso en que existan diez cargas TTL
conectadas a esta salida (N=10), resulta que debe ser capaz de absorber diez veces la IIL
especificada anteriormente (IIL = 1,6 mA @ VIL = 0,4 V para N=1).

El fabricante especifica que: IOL = 16 mA @ VOL ≤ 0,4 V

De forma análoga, la figura 10-16 se corresponde con la situación cuando la salida de la


compuerta posee un nivel de tensión que corresponde a un 1 lógico y debe ser capaz de suministrar
una corriente IOH que pueda manejar diez compuertas similares (N=10); es decir, diez veces la
corriente IIH especificada anteriormente (IIH = 40 µA @ VIH = 2,4 V para N=1).

El fabricante especifica que: IOH = 400 µA @ VOH ≥ 0,4 V


CAPITULO 10 – FAMILIAS LOGICAS 365

VCC

R2 R4

Q4

Q2
D

+
Q3
VOL
R3
IOL

Figura 10-15. Corriente en la salida de una compuerta de la serie SN 54/74 con nivel 0 lógico.

VCC

R2 R4

Q4
IOH
Q2
D

+
Q3
VOH
R3 RL

Figura 10-16. Corriente en la salida de una compuerta de la serie SN 54/74 con nivel 1 lógico.

Además, el fabricante especifica otra corriente para la etapa de salida (IOS), que corresponde a la
que suministra la salida de una compuerta en estado 1 lógico estando cortocircuitada a tierra.
El fabricante especifica que: 20 mA ≤ IOS ≤ 55 mA

10.1.6 ETAPA DE SALIDA - TOTEM POLE


Toda compuerta TTL está constituida fundamentalmente por tres etapas, tal como se mencionó
someramente en la sección 10.1.1.1 al describir la compuerta básica TTL. Estas etapas son: la etapa
de entrada, la etapa intermedia y la etapa de salida.
La etapa de entrada está constituida por la resistencia R1 y el transistor de múltiple emisores (Q1)
que constituyen las entradas externas de la compuerta. La etapa intermedia que es donde se realiza
la función lógica correspondiente a la compuerta, está constituida por el transistor Q 2 y las
resistencias R2 y R3. En el circuito mostrado en la figura 10-17 por corresponder a la compuerta
366 INTRODUCCION A LOS SISTEMAS DIGITALES

básica TTL que es una compuerta NAND, a la salida de esta etapa media se tiene la función NAND
de las dos entradas externas.
Por último, la etapa de salida está constituida por los transistores Q 3 y Q4, el diodo D y la
resistencia R4. Esta etapa con su configuración en particular recibe el nombre de totem-pole. En la
figura 10-17 se muestra nuevamente el circuito de la compuerta básica TTL y se identifican las tres
etapas mencioonadas.

SALIDA
ENTRADA INTERMEDIA
TOTEM-POLE
VCC

(R1) (R2) (R4)


4K 1,6 K 130 Ω

Q4

Q2
Q1 D
SALIDA
ENTRADAS
Q3

1K
(R3)

Figura 10-17. Etapas del circuito de una compuerta de la serie SN 54/74.

10.1.6.1 ETAPA DE SALIDA CON COLECTOR ABIERTO (OPEN COLECTOR)


Existe una variante en la etapa de salida de la familia TTL en la cual ésta solamente está
constituida por el transistor Q3, siendo la salida de la compuerta directamente su colector. En la figura
10-18 se observa claramente esta situación; y si bien se ha mostrado el circuito de la serie SN 54/74,
esta configuración de la salida está disponible si bien no en todos, sí en algunos de los componentes
fabricados en las diferentes subfamilias.

VCC

(R1) (R2)
4K 1,6 K

Q2 SALIDA
Q1
ENTRADAS Q3

1K
(R3)

Figura 10-18. Salida OPEN COLECTOR de una compuerta de la serie SN 54/74.


CAPITULO 10 – FAMILIAS LOGICAS 367

Puede observarse que a la salida de un componente con salida de colector abierto en general no
puede conectarse directamente otro dispositivo, sea lógico o no.
En la figura 10-19 se muestra una compuerta de colector abierto conectada a otra compuerta
básica TTL, suponiendo que la tensión de salida corresponde a un 0 lógico. En esta condición el
transistor Q3 estará saturado y la corriente de entrada (IIL) de la compuerta que constituye la carga
puede circular por la etapa de salida de la compuerta de colector abierto, ya que dicha corriente como
ya se mencionó, es suministrada por el dispositivo que constituye la carga.

VCC VCC
(R1) (R2)
R1
4K 1,6 K
IIL

Q2 Q2
Q1 Q1
SALIDA EN
ENTRADAS Q3 0 LOGICO
1K
(R3)

Figura 10-19. Salida de una compuerta OPEN COLECTOR en 0 lógico.

Sin embargo, si ahora se considera que la tensión de salida de la compuerta colector abierto
corresponde a un 1 lógico, tal como se representa en la figura 10-20, el transistor Q3 está en corte y
por ende la compuerta no puede suministrar la corriente de entrada (IIH) de la compuerta que la
carga.

VCC VCC
IIH = IB βINV
(R1) (R2)
R1 R2
4K 1,6 K
IIH

Q2 Q2
Q1
SALIDA EN Q1
ENTRADAS Q3 1 LOGICO Q3
1K R3
(R3)

Figura 10-20. Salida de una compuerta OPEN COLECTOR en 1 lógico.

Por ello siempre que se utiliza un componente de colector abierto es necesario conectar una
resistencia entre su salida y la alimentación, de modo que permita circular la corriente IIH cuando la
salida corresponda a in 1 lógico. Dicha resistencia se conoce como resistencia de PULL-UP y su valor
debe ser tal que la corriente que circule por ella más la corriente IIL no superen la máxima corriente
de saturación del transistor Q3.
368 INTRODUCCION A LOS SISTEMAS DIGITALES

10.1.7 TIEMPO DE RESPUESTA


En lo que a velocidad de conmutación se refiere, el fabricante especifica los siguientes valores:
tPHL ≤ 15 ns
@ VCC = 5,0 V, TA = 25 °C, N=10
tPLH ≤ 22 ns
tPHL .- tiempo de propagación de un 1 lógico a un 0 lógico en la salida.
tPLH .- tiempo de propagación de un 0 lógico a un 1 lógico en la salida.

Como valores típicos el fabricante especifica: tPHL ≈ 7 ns


tPLH ≈ 11 ns

10.1.8 MARGEN DE RUIDO DC Y AC


El margen de ruido DC es definido como la diferencia entre los voltajes que garantizan los estados
lógicos de la salida de una compuerta y los voltajes requeridos por la entrada de otra.
Como se mencionó anteriormente, el margen de ruido DC que garantiza el fabricante es de 400
mV; lo cual se evidencia claramente en la figura siguiente.

SALIDA ENTRADA
VCC

Rango de voltaje
garantizado para
Rango de voltaje
un 1 lógico
permisible de entrada
para un 1 lógico
2,4
Margen de ruido
DC para un 1 lógico
2,0

0,8
Margen de ruido
DC para un 0 lógico Rango de voltaje
0,4 permisible de entrada
Rango de voltaje para un 0 lógico
garantizado para
un 0 lógico
0

RUIDO

Figura 10-21. Rangos de voltajes garantizados de entrada y salida.

Sin embargo, resulta que el margen de ruido DC típico es siempre mayor de 1 V, debido a que por
un lado los valores típicos de VOH y VOL son:
VOH TIP = 3,3 V
VOL TIP = 0,2 V
CAPITULO 10 – FAMILIAS LOGICAS 369

y por otro, a que las compuertas cambian de estado cuando la tensión en la entrada pasa por un
voltaje umbral (VT) de aproximadamente 1,35 V, con lo que resulta que:
VOH TIP - VT = 3,3 - 1,35 = 1,95 V
VT - VOL TIP = 1,35 – 0,2 = 1,15 V
de modo que en el estado lógico 1, la salida tolera una señal de ruido en la línea de 1,95 V por debajo
de VOH TIPICO y una señal de 1,15 V por encima de VOL TIPICO cuando la salida está en 0 lógico.
Existe además otro parámetro llamado margen de ruido AC, el cual está relacionado con la
duración que debe tener un pulso de entrada para que la compuerta responda a dicho pulso. Este
efecto tiene importancia cuando el ancho del pulso de entrada es del orden del tiempo que requiere
una señal para propagarse a través de una compuerta, o sea, unos cuantos nanosegundos.
Cuando dicha situación ocurre, se requiere que la amplitud de los pulsos sea mayor para lograr
que la salida de la compuerta cambie de estado. Esto puede apreciarse claramente en la subida
abrupta que experimenta la curva de inmunidad al ruido AC que se presenta en la figura 10-22, a
medida que el ancho del pulso se hace muy corto.
|En| (V)
|En| = Magnitud del pulso de ruido
5

ENTRADA EN 1
3

2
ENTRADA EN 0
1

0
2 4 6 8 10 12 14
Ancho del pulso (ns)

Figura 10-22. Inmunidad al ruido AC.

Puede observarse en la figura que las curvas para la entrada en nivel 1 y en nivel 0 lógico son
diferentes cuando aumenta la magnitud del pulso. Ello se debe a la diferencia en los tiempos de
propagación tanto de nivel 1 a nivel 0, como de nivel 0 a nivel 1 (tPHL, tPLH).

10.1.9 REGLAS DE CARGA


En la tabla que se muestra en la figura 10-23 se indican las tensiones y corrientes características
de las diferentes series de la familia TTL, tanto de entrada como de salida. Los valores indicados en
la tabla para cada subfamilia son dados para las peores condiciones de temperatura, tensión de
alimentación y una carga de N=10 de la misma serie; tal como se ha especificado antes al tratar la
serie estándar.
Los valores de FAN-OUT mostrados en la tabla fueron calculados de la siguiente forma:
IOH
FAN-OUT = para nivel 1 lógico
IIH

IOL
FAN-OUT = para nivel 0 lógico
IIL
Nótese también que para especificar el FAN-OUT normalizado, se debe tomar al menor de los
valores del FAN-OUT en caso de que sean diferentes.
370 INTRODUCCION A LOS SISTEMAS DIGITALES

CARACTERISTICAS FAN OUT *


SERIE SALIDA
Etapa de Cada emisor de ACTUAL NORMALIZADO
salida entrada

IOH = - 400 µA IIH ≤ 40 µA


1 LOGICO 10
VOH ≥ 2,4 V @ VI = 2,4 V
54 / 74 10
IOL = 16 mA IIL ≤ - 1,6 mA
0 LOGICO 10
VOL ≤ 0,4 V @ VI = 0,4 V

IOH = - 500 µA IIH ≤ 50 µA


1 LOGICO 10
VOH ≥ 2,4 V @ VI = 2,4 V
54H / 74H 10
IOL = 20 mA IIL ≤ - 2 mA
0 LOGICO 10
VOL ≤ 0,4 V @ VI = 0,4 V

IOH = - 100 µA IIH ≤ 10 µA


1 LOGICO 10
VOH ≥ 2,4 V @ VI = 2,4 V
54L / 74L 10
IOL = 2 mA IIL ≤ - 0,18 mA
0 LOGICO > 11
VOL ≤ 0,3 V @ VI = 0,3 V

IOH = - 400 µA IIH ≤ 20 µA


1 LOGICO 20
VOH ≥ 2,5 V @ VI = 2,5 V
54LS / 74LS 20
IOL = 8 mA IIL ≤ - 0,36 Ma
0 LOGICO > 22
VOL ≤ 0,4 V @ VI = 0,4 V

Figura 10-23. Tensiones y corrientes características y FAN-OUT de las subfamilias TTL.

Utilizando los valores indicados en la tabla es posible determinar las cargas máximas que pueden
tener diferentes compuertas conectadas entre sí.
Se debe tener presente que cuando se conecten entre sí dos o más emisores del transistor de
entrada con múltiples emisores, es decir, que se unan dos o más entradas de una compuerta, la
corriente de entrada en nivel lógico 1 (IIH) es la única que debe incrementarse, debido a que cada
emisor consume o absorbe la corriente IIH. Por el contrario, la corriente de entrada en nivel lógico 0
(IIL) que sale de ellos es siempre la misma, independientemente de que existan emisores unidos
entre sí o no. El por qué de esto resulta claro recordando que:
VCC – VBE - VIL
IIL =
R1
y como la tensión base-emisor de varios emisores conectados es la misma, ello no afecta a la
corriente de entrada IIL.
Lo mencionado antes se resume en la tabla mostrada en la figura siguiente.
CAPITULO 10 – FAMILIAS LOGICAS 371

Nro. de emisores Corriente total de entrada requerida


unidos entre sí I IL IIH

1 1 x IIL 1 x IIH

2 1 x IIL 2 x IIH

3 1 x IIL 3 x IIH

▪ ▪ ▪ ▪

▪ ▪ ▪ ▪

▪ ▪ ▪ ▪
N 1 x IIL N x IIH

Figura 10-24. Corrientes de entrada por emisores conectados.

A manera de ejemplo se considerará el caso en el cual una compuerta de la serie de bajo


consumo (54L/74L) tiene conectadas a su salida una compuerta de la serie estándar (54/74) y dos de
la serie de bajo consumo (54L/74L) de la forma indicada en la figura.

74L 74
2
1

74L
3

74L
4

1 2 3 4
74L 74 74L 74L
VCC

500 Ω 4K 40 K 40 K

A B B1 B2 C C1 C2

Figura 10-25. Ejemplo de compuertas con entradas unidas interconectadas.


372 INTRODUCCION A LOS SISTEMAS DIGITALES

De acuerdo a los valores indicados en las tablas de las figuras 10-23 y 10-24, la carga que posee
conectada la compuerta “1” es la que se determina a continuación.
La compuerta “1” es capaz de manejar las corrientes: IOL = 2 mA
IOH = 100 µA
y su carga es: A - IIH = 40 µA IIL = 1,6 mA
B - IIH = 10 µA
B1 - IIH = 10 µA IIL = 0,18 mA
B2 - IIH = 10 µA
C - IIH = 10 µA
C1 - IIH = 10 µA IIL = 0,18 mA
C2 - IIH = 10 µA

TOTAL IIH TOT = 100 µA IIL TOT = 1,96 mA

Del resultado obtenido se deduce que la compuerta “1” efectivamente puede manejar la carga
conectada a ella, ya que la IIH TOTAL = IOH y la IIL TOTAL < IOL.
En general, como puede comprobarse de la tabla, una compuerta de cada una de las series puede
ser cargada con compuertas de carga unitaria (N=1) de las demás series, en las cantidades que se
indican a continuación:
TTL → 10 TTL TTL H → 12 TTL
→ 8 TTL H → 10 TTL H
→ 40 TTL L → 50 TTL L
→ 20 TTL LS → 25 TTL LS

TTL L → 1 TTL TTL LS → 10 TTL


→ 1 TTL H → 4 TTL H
→ 10 TTL L → 40 TTL L
→ 5 TTL LS → 20 TTL LS

10.2 FAMILIA CMOS


Esta familia lógica fue desarrollada e introducida posterior a la familia TTL, aproximadamente una
década después. Aun cuando fue sido llamada la familia lógica ideal por razones que se verán a
continuación, sus principales ventajas radican en su bajo consumo, la alta inmunidad al ruido y el alto
nivel de integración que se alcanzó con esa tecnología de fabricación.
Sin embargo, la familia CMOS posee algunas desventajas frente a la familia TTL, tales como su
menor velocidad y menor capacidad de corriente en su salida.
Existen básicamente dos series de circuitos integrados CMOS, de las cuales la primera que se
desarrolló fue la serie 54C/74C, introducida por NATIONAL SEMICONDUCTOR; y la cual es pin a pin
y funcionalmente equivalente a la mayoría de los circuitos de la familia TTL. La otra serie es la 4000A,
que constituye una serie totalmente diferente a la anterior en los aspectos antes mencionados y en su
numeración. Esta serie fue introducida posteriormente y adquirió bastante auge, sin embargo la serie
54C/74C es 50% más rápida que la serie 4000 y sus niveles lógicos son compatibles tanto con TTL
como con la serie 4000.
CAPITULO 10 – FAMILIAS LOGICAS 373

Posteriormente fue introducida la serie 4000B, cuyas principales mejoras con respecto a la 4000A
son un rango de tensiones de alimentación más amplio, márgenes de ruido garantizados más amplios
y mayor capacidad de corriente en su salida, entre otras.
Básicamente los fabricantes especifican los siguientes valores típicos:
- Tensión de alimentación: 3 V a 15 V
- Rango de temperatura de operación: - 40 °C a +85 °C
- Inmunidad al ruido = 45% de VDD
- Margen de ruido ≥ 1V
12
- Impedancia de entrada = 10 Ω
- Consumo (estático) = 10 Mw / GATE

Información tomada de: NATIONAL CMOS, NATIONAL AN77, NATIONAL AN88, NATIONAL AN90 (1978)
MOTOROLA McMOS Vol 5 SERIE A (1979)

10.2.1 COMPUERTA BÁSICA CMOS


La compuerta básica de la familia CMOS la constituye el inversor formado por dos (2) transistores
MOS FET complementarios, es decir, uno de ellos canal P y el otro canal N.
Un transistor MOS FET canal P, o transistor PMOS como también se le conoce, es fabricado
difundiendo dos regiones de material tipo P sobre un substrato de material tipo N, las cuales
constituyen el SORCE y el DRAIN. Sobre estas dos regiones se difunde una capa de dióxido de silicio
(SiO2) como material aislante, sobre el cual se metaliza otra capa que constituye el GATE o elemento
de control. En la figura 10-26 se esquematizan las diferentes capas mencionadas y el símbolo.

METAL
SiO2
GATE

P CANAL P
D
SOURCE DRAIN G B (SUBSTRATO)

S
SUBSTRATO N

SIMBOLO DEL PMOS


P MOS
Figura 10-26. Corte transversal de un PMOS y su símbolo.

Cuando al GATE se le aplica una tensión negativa respecto al SOURCE, se establece un canal de
conducción de huecos (canal P) entre el SOURCE y el DRAIN.
De forma similar se construye el transistor MOS FET canal N o NMOS, pero cambiando el tipo de
material del substrato y del DRAIN y el SOURCE, tal como se muestra en la figura siguiente:

METAL
SiO2
GATE

N CANAL N
D
SOURCE DRAIN G B (SUBSTRATO)

S
SUBSTRATO P

SIMBOLO DEL NMOS


N MOS
Figura 10-27. Corte transversal de un NMOS y su símbolo.
374 INTRODUCCION A LOS SISTEMAS DIGITALES

En este caso el canal de conducción N se forma al aplicar una tensión positiva al GATE respecto
al SOURCE.
El inversor complementario MOS FET se construye al conectar entre sí los GATE y los DRAIN de
ambos transistores; siendo la entrada del inversor la unión de los GATE y la salida queda conformada
por la unión de los DRAIN. El esquema del inversor se muestra en la figura 10-28.

VDD [ VCC ]

S
G Q2 (CANAL P)
D
VI V0 SALIDA
D
ENTRADA
G Q1 (CANAL N)
S

VSS [ GND ]

Figura 10-28. Esquema del inversor básico CMOS.

Como puede observarse en la figura, se han identificado las tensiones de alimentación como V DD y
VSS; y entre corchetes a VCC y GND. Ello obedece a que para la serie 54C/74C han mantenido la
nomenclatura empleada en la familia TTL: VCC y GND; aunque VCC en la serie CMOS tiene un rango
que va de 3,0 V a 15 V. Por otro lado, en la serie 4000 se ha adoptado la nomenclatura de la familia
MOS: VDD y VSS; cuyos nombre provienen de la fuente de alimentación del DRAIN y del SOURCE
respectivamente. Sin embargo, como se puede observar en la figura anterior, este tampoco es el caso
de la familia CMOS, ya que la alimentación se aplica sólo en el SOURCE de los dos transistores.
En la serie 4000 el rango de tensión de alimentación es tal que | VDD – VSS | = 16 V, pudiendo ser
VSS negativa.

10.2.2 FUNCIONAMIENTO BÁSICO DE LA COMPUERTA CMOS


A fin de discutir de una forma bastante simple el funcionamiento del inversor CMOS y a la vez los
niveles de tensión en su salida para un 0 y 1 lógicos, se emplearán las curvas características IDS vs.
VDS de ambos transistores que suministra el fabricante, las cuales se muestran en las figuras 10-29 y
10-30 respectivamente.
Asumiendo en primer lugar que VSS = GND = 0V; y además que las tensiones de umbral o
THRESHOLD (VT) de ambos transistores son iguales, siendo VT la mínima tensión entre G y S para
que exista una ID diferente de cero, se tiene que:
ID > 0 VGS – VT > 0 ID > 0 VGS > VT
Si se hace que VI = 0, puede verse que VGS1 = 0 en tanto que VGS2 = - VDD, por lo cual como Q2 es
canal P y tiene una tensión negativa en el GATE respecto al SOURCE mayor que VT, este transistor
conduce en tanto que Q1 no, ya que este último es canal N y para conducir requiere un tensión
positiva en el GATE respecto al SOURCE mayor que VT y como se dijo, VGS1 = 0.
Por lo tanto, resulta que si VI = 0 → Q2 conduce y Q1 no.
CAPITULO 10 – FAMILIAS LOGICAS 375

10.2.3 TENSIONES DE SALIDA


Si se supone que la salida del inversor está conectada a la entrada de otro inversor igual, debido a
12
la alta impedancia de entrada de éste (típica de 10 Ω), prácticamente no habrá circulación de
corriente IDS2 cuando la VI = 0.

Región lineal o Región de saturación del canal


IDS (mA) no saturada
VDS < |VGS – VT| VGS @ VDD = 15 V
36
VDS > |VGS – VT|
30
VDS = VGS - VT

VGS @ VDD = 10 V
15

VGS ≤ VT
0
5 10 15 VDS (V)

Q1 (CANAL N)

Figura 10-29. Características IDS vs. VDS del transistor canal N.

VDS (V) 15 10 5 0

10

20

30

Q2 (CANAL P) |IDS | (mA)

Figura 10-30. Características IDS vs. VDS del transistor canal P.

Como puede observarse en la característica de Q2, si IDS2 ≈ 0 entonces VDS2 ≈ 0, de modo que:
VO = VDD – VDS2 ≈ VDD ( @ VI = 0 V )

Si ahora se supone que VI = VDD resulta que VGS1 = VDD = VI, en tanto que VGS2 = 0; por lo tanto,
mediante un razonamiento análogo al anterior resulta que Q1 conduce y Q2 no.
Entonces si VI = VDD → Q1 conduce y Q2 no.
Como Q2 está cortado y el GATE del inversor que constituye la carga no puede suministrar
corriente, la IDS1 = 0 y por ende de la característica se ve que VDS1 = 0, por lo tanto:
376 INTRODUCCION A LOS SISTEMAS DIGITALES

VO = VDS1 = 0 ( @ VI = VDD )

De lo dicho anteriormente se puede observar que las tensiones de salida de la familia CMOS
correspondientes a los niveles lógicos 1 y 0, son iguales a las tensiones de alimentación VDD y VSS
respectivamente, debido a que la caída de tensión sobre un transistor MOS es prácticamente nula
cuando no existe corriente circulando por él (IDS =0). Por lo tanto, cuando están conectadas entre sí
12
compuertas de la familia CMOS, debido a que la entrada de ellas es esencialmente capacitiva (10 Ω
con un shunt de 5 pF), no existirán corrientes de carga y así los niveles lógicos coincidirán con las
tensiones de alimentación.
Sin embargo, en el caso que la carga de un inversor CMOS sea cualquier dispositivo con una
impedancia de entrada menor y capaz de suministrar y absorber corriente (por ejemplo una
compuerta TTL), a partir de las características del NMOS y del PMOS se ve que los niveles de la
tensión de salida del inversor dependerán de la corriente que esté suministrando o absorbiendo el
transistor MOS correspondiente al respectivo nivel lógico de la salida.
En cualquier caso se tiene que:
VOH = VDD – VDS2 (salida en nivel lógico 1)
VOH = VSS + | VDS1 | (salida en nivel lógico 0)

El fabricante especifica los siguientes valores de la tensión de salida medidos con respecto a V SS y
a TA = 25 °C:

TA = 25 °C Serie comercial 4000A


VDD
MIN TIP MAX

5 -- 0 0,01

VOL (V) 10 -- 0 0,01

15 -- 0 0,05

5 4,99 5,0 --

VOH (V) 10 9,99 10,0 --


(Datos tomados
15 14,95 15,0 -- de Motorola)

Figura 10-31. Tabla con valores de la tensión de salida dados por el fabricante.

10.2.4 CORRIENTES DE SALIDA Y DE ENTRADA


Como ya se ha visto, cuando la VI = VSS (0 lógico) el transistor Q1 está cortado en tanto que Q2
está conduciendo; de modo que la corriente que pueda entregar el inversor a la carga es la IDS2 que
entrega Q2 y corresponde a la IOH.
En el caso contrario cuando la VI = VDD (1 lógico) se corta el transistor Q2 y conduce Q1, de modo
que el inversor absorbe la corriente IDS1 de Q1, la que corresponde a la IOL.
Sin embargo, de las características del NMOS se puede observar que este transistor se comporta
como una fuente de corriente cuando se encuentra en la zona de saturación ( |V GS - VT | ≤ VDS ); y
como una resistencia cuando está en la zona lineal ( |V GS – VT| ≥ VDS ), siendo el valor de la
resistencia igual al valor de la pendiente.
CAPITULO 10 – FAMILIAS LOGICAS 377

El fabricante especifica los siguientes valores para las corrientes:

TA = 25 °C Serie comercial 4000A


VDD
MIN TIP MAX

VOH = 2,5 V 5 0,2 1,7 --


IOH
VOH = 9,5 V 10 0,2 2,9 --
(mA)
VOH = 13,5 V 15 0,6 3,5 --

VOL = 0,4 V 5 0,2 0,78 --

VOL = 0,5 V IOL 0,5 2,0 --


10
(mA) (Datos tomados
VOL = 1,5 V 15 1,5 7,8 -- de Motorola)

Figura 10-32. Tabla con valores de las corrientes de salida dados por el fabricante.

Para la corriente de entrada al inversor (IIN), el fabricante especifica como valor típico:

IIN TIP = 10 pA

10.2.5 CARACTERÍSTICA VO vs. VI


Debido a la estructura complementaria que posee el inversor CMOS, su característica de V O vs. VI
resulta ser casi ideal, ya que la transición ocurre prácticamente en la mitad; es decir, entre un 45% y
un 55% del nivel de un 1 lógico tal como puede observarse en la figura siguiente:

V0 (V) (Datos tomados


de National
Semiconductors)
VDD

VI (V)
VSS VDD

Figura 10-33. Característica VO vs. VI del inversor CMOS.

Sin embargo, la característica de transferencia del inversor CMOS varía en su forma con la tensión
de alimentación VDD (referida a VSS), tal como se verá a continuación.
Se supondrá que ambos transistores MOS son idénticos en características pero complementarios
y con una tensión de umbral VT tal que: VT = VTN = VTP = 2 V. Si VDD < VT ninguno de los transistores
conducirá; y si VDD = VT se obtendrá la característica mostrada a continuación.
378 INTRODUCCION A LOS SISTEMAS DIGITALES

V0 (V) (Tomado de National


Semiconductors)
3
VTN
VDD = VT

1
VTP

0 VI (V)
VSS 1 2 3
VDD

Figura 10-34. Característica VO vs. VI del inversor CMOS cuando VDD = VT.

Se observa en la figura que ninguno de los transistores MOS llega realmente a conducir. Si se
incremente la tensión de alimentación de modo tal que V T ≤ VDD ≤ 2 VT, se obtiene una
característica con cierta histéresis que irá disminuyendo en la medida que V DD se acerque a 2 VT, tal
como lo muestra la siguiente figura.

V0 (V)
(Tomado de National
VTN Semiconductors)

3
VT ≤ VDD ≤ 2 VT

2 VDD = 3V

1 VTP

0 VI (V)
VSS 1 2 3 4
VDD
VDD - VTP

Figura 10-35. Característica VO vs. VI del inversor CMOS cuando VT ≤ VDD ≤ 2 VT.

En estas condiciones no hay circulación de corriente a través de los transistores del inversor.
Cuando la alimentación se aumenta más hasta a un valor tal que VDD = VT la característica ya no
presenta histéresis, pero aún no hay circulación de corriente durante la transición a través de ambos
transistores MOS. Esta situación se muestra en la figura 10-36.
Si la alimentación se incrementa aún más a un valor mayor tal que VDD > 2 VT, se llega al
funcionamiento normal del circuito; y la característica de transferencia comienza a redondearse
después que la VI supera la VTH o cuando se hace inferior a VDD – VTP. Ello se debe a que durante el
instante de la transición la VI pasa por valores de tensión que hacen conducir a los dos transistores;
de modo que existe un flujo de corriente de VDD hacia VSS a través de los canales de ambos
transistores MOS, ocasionando una caída de tensión sobre ellos que es la que produce el redondeo
que se aprecia en la característica antes de la transición, como se muestra en la figura 10-37.
CAPITULO 10 – FAMILIAS LOGICAS 379

V0 (V)
(Tomado de National
Semiconductors)
4

VTN
3
VDD = 2 VT = 4 V

1
VTP

0 VI (V)
VSS 1 2 3 4
VDD
VDD - VTP

Figura 10-36. Característica VO vs. VI del inversor CMOS cuando VDD = 2 VT.

V0 (V)
COMIENZA A
CONDUCIR EL NMOS
5
VTN
(Tomado de National
4 SE CORTA EL NMOS Semiconductors)

3
VDD = 5 V > 2 VT

2
VTP

1
COMIENZA A
CONDUCIR EL PMOS SE CORTA EL PMOS

0 VI (V)
VSS 1 2 3 4 5
VTN VDD
VDD - VTP

CONDUCE CONDUCE
EL PMOS AMBOS EL NMOS

Figura 10-37. Característica VO vs. VI del inversor CMOS cuando VDD > 2 VT.

El fabricante especifica para ambos transistores MOS una tensión de THRESHOLD de:
1,5 V ≤ VT ≤ 3,5 V
Como consecuencia de lo dicho anteriormente, la característica de transferencia de tensión y
corriente es de la forma siguiente:
380 INTRODUCCION A LOS SISTEMAS DIGITALES

V0 (V) (Datos tomados de Motorola) ID (mA)

10
VDD = 10 V
8

2 2

0
VSS 2 4 6 8 10 12 VI (V)

Figura 10-38. Característica de transferencia de tensión y corriente.

Cabe mencionar que las variaciones de la característica de transferencia V O vs. VI con la


temperatura no son muy significantes.

10.2.6 INMUNIDAD AL RUIDO


Definición.-
Se define inmunidad al ruido de un elemento lógico como el máximo voltaje medido
a partir de un nivel lógico 1 ó 0, que al ser aplicado en la entrada del elemento no
produzca un cambio en su salida.
El fabricante especifica un margen de ruido típico igual a 45% VDD para la serie 4000 y de 45% VCC
para la serie 54C/74C.
Ello significa que cualquier señal espúrea que aparezca en la entrada con una amplitud que sea
VI ≤ 0,45 VDD ó VI ≥ VDD – 0,45 VDD, no se reflejará en la salida con un cambio de nivel.
En base a ello se especifican los niveles de tensión de entrada garantizados como:
VIL ≤ VSS + 0,45 VDD
VIH ≥ 0,55 VDD

10.2.7 MARGEN DE RUIDO DC


Definición.-
Se define al margen de ruido de un elemento lógico como el módulo de la diferencia
entre el voltaje de salida garantizado para el nivel lógico 1 (ó 0) y el voltaje de
entrada garantizado para el nivel lógico 1 (ó 0).

VNL = | VOL MAX – VIL MAX | = margen de ruido en nivel 0


VNH = | VOH MIN – VIH MIN | = margen de ruido en nivel 1

Para la serie 54C/74C el fabricante especifica un margen de ruido mayor o igual a 1 V sobre todos
los rangos de operación.
Rara la serie 4000 A, a partir de los datos que ya se tienen, se puede calcular ambos márgenes de
ruido para VDD = 10 V.
VNL = | VOL MAX – VIL MAX | = | 0,01 – 0,45 ▪ 10 | = 4,49 V
VNH = | VOH MIN – VIH MIN | = | 9,99 – 0,55 ▪ 10 | = 4,49 V
CAPITULO 10 – FAMILIAS LOGICAS 381

El fabricante especifica los siguientes valores referidos a VSS:

TA = 25 °C Serie comercial 4000A


VDD
MIN TIP MAX

5 1,5 2,25 --

VNL (V) 10 3,0 4,5 --

15 3,75 6,75 --

5 1,5 2,25 --

VNH (V) 10 3,0 4,5 --


(Datos tomados
15 3,75 6,75 -- de Motorola)

Figura 10-39. Tabla con valores del margen de ruido DC dados por el fabricante.

10.2.8 CONSUMO DE POTENCIA


En lo que concierne al consumo de potencia de una compuerta CMOS existen cuatro
contribuciones al consumo total:
1) Debido a la corriente de fuga (ILEAK)
2) Potencia transitoria debida a la capacitancia de carga
3) Potencia transitoria debida a la capacitancia interna
4) Potencia transitoria debida a los pulsos de corriente durante la conmutación
1.- El consumo de potencia debido a la corriente de fuga es directamente el producto de VDD ▪ ILEAK.
El fabricante especifica como valor típico de ILEAK lo siguiente:

I LEAK = 5 nA @ 25°C

2.- La potencia transitoria debida a la capacitancia de carga C L, puede obtenerse a partir del hecho de
2
que la energía almacenada en un condensador es: C V / 2. Por lo tanto cada vez que CL es
cargado o descargado, el circuito CMOS debe suministrar esta energía. De lo dicho anteriormente
se deduce que la energía por ciclo será:
Energía 1 2 2
= 2 CL VDD = CL VDD
Ciclo 2
Energía 2
= P = CL VDD f (10-1)
Unidad de tiempo

3.- La potencia transitoria debida a la capacitancia interna tiene la misma forma que la anterior.
4.- La potencia transitoria debida a la corriente ISW que fluye por el canal de ambos transistores
durante la transición cuando VDD > 2 VT, se obtiene de la forma siguiente:
1
PVI = VDD IMAX Razón de tr al período (Véase la figura 10-40)
2
1 VDD – 2 VT tr + tf 1
PVI = VDD IMAX = ( VDD – 2 VT) IMAX (tr + tf) f
2 VDD t TOTAL 2
382 INTRODUCCION A LOS SISTEMAS DIGITALES

1
→ PVI = ( VDD – 2 VT) IMAX (tr + tf) f (10-2)
2

VDD
VTP
VIN

VTN
VSS = 0 V

tr tf
IMAX 1
f=
ISW tTOTAL

tTOTAL

Figura 10-40. Forma de la corriente ISW en las transiciones.

Obsérvese que tanto la expresión (10-1) como (10-2) dependen directamente de la frecuencia f.
Sin embargo, el término PVI se combina con el término de la potencia debida a la capacitancia interna,
que se define como una capacitancia CPD, la cual da un resultado muy aproximado del consumo de
potencia sin carga cuando con ella se realiza el cálculo.
2
Por lo tanto P SIN CARGA = CPD VDD f
2
P TOTAL = ( CPD + CL ) VDD f + ILEAK VDD

Por ejemplo, una compuerta NAND con una carga CL = 50 pF, VDD = 10 V, VSS = 0 V a una
frecuencia de 100 KHz, tiene un consumo de aproximadamente 2,5 mW. El valor de C PD es dado por
el fabricante para cada circuito integrado.
Ahora bien, en lo que a las características de conmutación se refiere, el fabricante especifica los
valores típicos y máximos con una carga CL = 15 pF mostrados en la siguiente tabla.

TA = 25 °C Serie comercial 4000A


VDD
MIN TIP MAX

5 -- 70 ns 200 ns

tr 10 -- 35 ns 110 ns

15 -- 25 ns 80 ns

5 -- 70 ns 200 ns

tf 10 -- 35 ns 110 ns
(Datos tomados
15 -- 25 ns 80 ns de Motorola)

Figura 10-41. Tabla con valores de tiempos de alza y de bajada dados por el fabricante.
CAPITULO 10 – FAMILIAS LOGICAS 383

10.2.9 FAN-OUT
Como ya se mencionó la entrada de una compuerta CMOS es típicamente capacitiva y por la alta
impedancia que presenta la corriente de entrada, IIN, típica es muy pequeña (10 pA). Comparando
esta corriente con las de salida es fácil ver que el FAN-OUT es prácticamente ilimitado.
El fabricante especifica que bajo las peores condiciones el FAN-OUT es de 1000. Sin embargo, el
único efecto que se aprecia es una reducción de la velocidad por la suma de tantas cargas
capacitivas.
En lo que otras familias se refiere, una compuerta CMOS es capaz de manejar una (1) compuerta
LTTL o HTTL a VDD = 5V. Sin embargo, existen circuitos de la serie 4000 A y 54C/74C llamados
buffers que tienen capacidad de manejar corrientes de salida mayores y que se pueden cargar hasta
con dos compuertas TTL.

10.2.10 SERIE B Y UB
Posteriormente a la aparición de las series normales de la familia CMOS, fueron introducidas en el
mercado, alrededor del año 1976, otras series tales como la serie 4000 B y la serie 4000 UB.
Las principales innovaciones de estas series radican en:
- Tensión de alimentación recomendada: 3 a 18 V
- Todas las salidas poseen un buffer, con lo cual es posible obtener corrientes ligeramente
mayores
Para las series B y UB el fabricante especifica los siguientes valores de corrientes:

TA = 25 °C Serie 4000 B
CONDICION VDD 4000 UB comercial
MIN MAX

VOH = 2,5 V 5 0,8 --

IOH (mA) VOH = 9,5 V 10 0,4 --

VOH = 13,5 V 15 1,2 --

VOL = 0,4 V 5 0,44 --

IOL (mA) VOL = 0,5 V 10 1,1 --


(Datos tomados
VOL = 1,5 V 15 3,0 -- de Motorola)

Figura 10-42. Tabla con valores de corrientes de salida para serie B y UB dados por el fabricante.

Puede observarse al comparar los valores de esta tabla con los correspondientes a la serie 4000
A, que los valores mínimos de la IOL e IOH son mayores o iguales al doble en la serie 4000 B o 4000
UB.

10.2.10.1 ALGUNOS CIRCUITOS COMUNMENTE UTILIZADOS IMPLEMENTADOS CON CMOS


Existen una serie de aplicaciones de uso muy frecuente, tales como monoestables, aestables,
osciladores, derivadores, etc., que pueden implementarse con compuertas CMOS de diferentes tipos
y algunos componentes pasivos, fundamentalmente una resistencia y/o un condensador. Es
importante hacer hincapié en que el comportamiento deseado sólo se logra utilizando compuertas
CMOS y preferiblemente de la serie B y UB, ya que requiere de la alta impedancia de entrada y por
otro lado la mayor capacidad de manejar corrientes de salida.
384 INTRODUCCION A LOS SISTEMAS DIGITALES

A continuación se presentan algunas de estas configuraciones, los diagramas de tiempo y la


expresión matemática que determina el tiempo involucrado si fuera el caso,

 Set-Reset basado en compuertas NAND.-

VDD
10 kΩ
A B Qt
A
Q
0 0 -
VDD 0 1 1
10 kΩ
1 0 0
B 1 1 Qt-1 NO HAY CAMBIO

Figura 10-43. Esquema del circuito y tabla de la verdad.

 Set-Reset basado en compuertas NOR.-

A
A B Qt
10 kΩ
0 0 Qt-1 NO HAY CAMBIO

0 1 0

10 kΩ
1 0 1
Q 1 1 -
B

Figura 10-44. Esquema del circuito y tabla de la verdad.

 Monoestable no redisparable basado en compuertas NAND.-

(VDD – VT)
Ƭ = - RC ln
VR
Q VDD
V’
A VT = TENSIÓN DE SWITCHING DEL CMOS
C
R Con VSS = 0V VT = VDD /2
C NO ELECTROLÍTICO Ƭ = 0,6931 RC
(Aplica a todos los casos con la
misma fórmula)
Figura 10-45a. Esquema del circuito y expresión del tiempo Ƭ.

Ƭ Ƭ
V’

VR

Figura 10-45b. Diagrama de tiempo.


CAPITULO 10 – FAMILIAS LOGICAS 385

 Monoestable no redisparable basado en compuertas NOR.-

VDD

VR
Q (VDD – VT)
A V’ Ƭ = - RC ln
VDD
C
VT = TENSIÓN DE SWITCHING DEL CMOS

C NO ELECTROLÍTICO

Figura 10-46a. Esquema del circuito y expresión del tiempo Ƭ.

Ƭ Ƭ
V’

VR

Figura 10-46b. Diagrama de tiempo.

 Monoestable no redisparable basado en Set-Reset con compuertas NAND.-

A
Q (VDD – VT)
Ƭ = - RC ln
VDD
VT = TENSIÓN DE SWITCHING DEL CMOS

Q’ Q’ = Q SIEMPRE, MIENTRAS tA < Ƭ

SI tA > Ƭ → Q’ OSCILA
VC

R
C

Figura 10-47a. Esquema del circuito y expresión del tiempo Ƭ.


386 INTRODUCCION A LOS SISTEMAS DIGITALES

tA
Q

Ƭ Ƭ
≠Ƭ
Q’

VC

Figura 10-47b. Diagrama de tiempo.

 Monoestable no redisparable basado en Set-Reset con compuertas NOR.-

A
Q
(VDD – VT)
Ƭ = - RC ln
VDD
VT = TENSIÓN DE SWITCHING DEL CMOS

Q’ Q’ = Q SIEMPRE, MIENTRAS tA < Ƭ

SI tA > Ƭ → Q’ OSCILA
VC

R
C

Figura 10-48a. Esquema del circuito y expresión del tiempo Ƭ.

tA
Q

Ƭ Ƭ
≠Ƭ
Q’

VC

Figura 10-48b. Diagrama de tiempo.


CAPITULO 10 – FAMILIAS LOGICAS 387

 Derivador de escalón de tensión positivo.-

VDD
A Q A
C
R
Q

Ƭ Ƭ = 0,6931 RC

Figura 10-49. Esquema del circuito, diagrama de tiempo y expresión del tiempo Ƭ.

 Derivador de escalón de tensión negativo.-

VDD VDD
A

R
Q Q
A Q’
C
Q’

Ƭ
Ƭ = 0,6931 RC

Figura 10-50. Esquema del circuito, diagrama de tiempo y expresión del tiempo Ƭ.

 Oscilador basado en compuertas NAND.-

C A Q
R
Q
0 0 - NO OSCILA

A 1 OSCILA

C NO ELECTROLÍTICO

Figura 10-51. Esquema del circuito y tabla de la verdad.

 Oscilador basado en compuertas NOR.-

C A Q
R
Q
0 OSCILA

A 1 1 - NO OSCILA

C NO ELECTROLÍTICO

Figura 10-52. Esquema del circuito y tabla de la verdad.


388 INTRODUCCION A LOS SISTEMAS DIGITALES

 Oscilador basado en compuertas NOT.-

C NO ELECTROLÍTICO
VT (VDD – VT)
T = - RC ln
C (VDD + VD)2
R
Q VT = TENSIÓN DE SWITCHING DEL CMOS
A VD = TENSIÓN DE UN DIODO DIRECTO
A = TENSIÓN SOBRE LA RESISTENCIA R
Q’

Figura 10-53a. Esquema del circuito y expresión del tiempo Ƭ.

VDD
Q’

VSS

A VT

T1 T2

Figura 10-53b. Diagrama de tiempo.

A continuación se presenta la deducción y obtención de la expresión que rige el comportamiento


del oscilador de la figura 10-53a:

Solución de la ecuación diferencial: A + B e-t/Ƭ


Cálculo de T1:

en t = 0 → A+B = VDD
B = VDD - VSS
en t = ∞ → A = VSS

en t = T1 → VT = VSS + (VDD – VSS) e-T1/Ƭ → (VDD – VSS) e-T1/RC = VT - VSS

VT - VSS VT - VSS VDD – VSS


e-T1/RC = → T1 = - RC ln → T1 = RC ln
VDD – VSS VDD – VSS VT - VSS

Cálculo de T2:

en t = 0 → A+B = VSS
B = VSS - VDD
en t = ∞ → A = VDD
CAPITULO 10 – FAMILIAS LOGICAS 389

en t = T2 → VT = VDD + (VSS – VDD) e-T2/Ƭ → (VSS – VDD) e-T2/RC = VT - VDD

VT - VDD VT - VDD VSS – VDD


e-T2/RC = → T2 = - RC ln → T2 = RC ln
VSS – VDD VSS – VDD VT - VDD

VDD – VSS V – VDD VDD – VSS VSS – VDD


T = T1 + T2 = RC ln + ln SS = RC ln
VT - VSS VT - VDD VT - VSS VT - VDD

VDD (– VDD)
Si se hace la VSS = 0 Volt, resulta la siguiente expresión: T = RC ln
VT VT - VDD
VSS =0

Como el fabricante especifica que 1,5 < VT < 3,5 ; para VDD = 5 Volt resulta que VDD ≈ 2 VT

y la expresión del período queda como: VDD2


T ≈ RC ln
VT2 VDD = 5 V
VSS = 0 V

10.3 FAMILIA MOS


Esta familia lógica es la que actualmente presenta comercialmente los circuitos integrados con un
nivel de integración altísimo y que realizan funciones mucho más complejas, tales como los
microprocesadores, memorias, microcontroladores, módulos de reloj, circuitos para TV y
comunicaciones, convertidores A/D y D/A, calculadoras y una gran cantidad de circuitos altamente
especializados; prácticamente todos los circuitos que hoy en día se ven en cualquier equipo
electrónico o eléctrico que contenga como parte de él dispositivos electrónicos por ejemplo
electrodomésticos).
Sus elementos básicos siguen siendo los transistores MOS FET, pero a diferencia de la familia
CMOS, en este caso no se emplean transistores complementarios si no sólo transistores NMOS o
PMOS en todo el circuito.
Un inversor básico canal N (constituido por transistores NMOS) se muestra en la figura a
continuación:

VGG (+)
VSS (+) VIN

S
G
Q2 V0
D
V0
S
I0
VI Q1
G
D
|VDD – VSS|
VDD I0 =
RQ1 + RQ2

Figura 10-43. Inversor básico NMOS de la familia MOS.


390 INTRODUCCION A LOS SISTEMAS DIGITALES

Cabe destacar que con la tecnología actual, el dispositivo más pequeño que se puede fabricar es
el transistor MOS, de allí que los niveles más altos de integración (LSI y VLSI) se obtienen en la
familia MOS. Como consecuencia de ello, es que en esta familia están los dispositivos más complejos
en lo que a la función que realizan se refiere.
Con los dispositivos construidos con tecnología PMOS se obtienen frecuencias de operación de
hasta 2 MHz; en tanto que con la tecnología NMOS es posible llegar a los 5 MHz.
De igual forma, sus tensiones de alimentación son diferentes:
PMOS: VSS de ≈ 17 V a 30 V respecto a VDD
NMOS: VDD de ≈ 5 V a 12 V respecto a VSS

10.4 CONSIDERACIÓN FINAL


Ahora que el lector conoce cómo están constituidas las compuertas lógicas de las principales
familias lógicas, sus características de tensión y corriente (tanto de entrada como de salida), así como
los tiempos de respuesta; y aunado a los temas tratados en los capítulos precedentes, todo ello debe
permitirle tener una idea más clara de cómo operan los sistemas digitales realmente.
Si bien en los capítulos anteriores se consideraron los aspectos conceptuales y relativos al
funcionamiento de diferentes sistemas lógicos, así como sus configuraciones y características
específicas, su exposición se realizó dando un tratamiento parcialmente ideal de los mismos; ya que
siempre se consideró que dichos sistemas poseen un tiempo de respuesta diferente de cero. Sin
embargo, a la luz de los conceptos presentados en este capítulo, estos deben ser considerados a la
hora de realizar el análisis y el diseño de cualquier sistema digital.

10.5 BIBLIOGRAFÍA

1. Robert L. Morris and John R Miller, IC Applications Staff of Texas Instruments Incorporated –
“Designing with TTL Integrated Circuits”, McGraw Hill Inc., International Student Edition, 1971.
2. “MOS DATABOOK”, National Semiconductor Corporation, Santa Clara, California, 1980.
3. “MOTOROLA CMOS LOGIC DATA”, Motorola Inc., Rev. 1, 1988.
4. “National Semiconductor TTL DATA BOOK”, National Semiconductor Corporation, 1976.

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